专利名称：半导体元件及其制造方法
技术领域：
本发明涉及一种半导体元件及其制造方法，特别是涉及一种使用牺牲应力层来制作的进阶半导体元件及其制造方法。
背景技术：
在今日快速发展的半导体制造工业中，越来越强调元件特征尺寸的减少与元件速度的增进。在制造过程中采用多样的改善方法以获取更高的元件性能。举例而言，可将单一的半导体晶片设计成含括低电阻区与高电阻区。例如，关于高电阻区域，较佳可形成静电放电元件，以预防外部充电损害。静电放电元件的制作可采用牺牲掩盖物，例如位于部份的元件上的氧化层，来当作罩幕，藉以防止硅化金属形成于此元件的这些部份上。
在半导体制造工业里，已知在掺杂区上形成应力膜可通过在底下含有掺杂质的膜或是基板上产生机械应力，来增加相关半导体元件的速度。这样的应力增进了掺杂质的活动力。活动力增加的掺杂质或是电荷载子可使半导体元件，例如晶体管，有更高的运转速度，因此各种适当应用中使用此应力膜是有助益的。
关于空间选择的金属硅化制程，其中一种技术是在未经金属硅化的区域内使用氧化膜来作为硅化金属防护膜。图案化并移除欲金属硅化的区域的牺牲氧化膜。这样的一个程序通常包括多个氧化物蚀刻或是剥离操作。硅化金属形成于牺牲氧化物不存在的地方后，必须移除未金属硅化的区域的牺牲氧化膜。这些氧化移除步骤可能在形成于牺牲氧化膜下的晶体管闸极旁的氧化物间隙壁中产生空洞(Void)，亦可能在元件中产生凹陷(Divot)，两者皆会降低元件性能。另一种方法是使用应力的氮化膜来当作硅化金属防护层。为了使用拉伸或压缩应力氮化硅膜来增加载子的活动力并作为金属硅化防护膜，已尝试用在氧化膜上叠上应力氮化膜来当作金属硅化阻障膜堆叠。
然而，使用氮化膜的缺点在于当应力氮化膜在回火期间留在晶体管上时，视使用的氮化硅膜的种类而定，p型金氧半导体晶体管(PMOS)或n型金氧半导体晶体管(NMOS)的其中之一或两者可能会发生元件退化。因此，利用牺牲氮化膜作为金属硅化防护膜叠层的一部份的传统技术中，可能会不利于PMOS或NMOS的元件性能。
就氮化膜而言，若能在不降低PMOS或NMOS的元件性能的情况下，使用应力氮化硅膜作为硅化金属防护层膜将极具优势。
由此可见，上述现有的半导体元件及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体元件及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的半导体元件及其制造方法，能够改进一般现有的半导体元件及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，提供一种新的半导体元件的制造方法，所要解决的技术问题是使其使用牺牲应力层来制作进阶半导体元件，而可有效确保PMOS或NMOS的元件性能，从而更加适于实用。
本发明的另一目的在于，提供一种新型结构的半导体元件，所要解决的技术问题是使其利用牺牲应力层的方法来制作，而由于应力氮化膜可以优先地留在NMOS晶体管或是PMOS晶体管上，但并非同时留在两者上，因此本发明的半导体元件的性能可获得较佳化，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件的制造方法，其至少包括以下步骤形成复数个晶体管，其中该些晶体管具有未经回火的复数个源极/汲极区，且该些晶体管中包括一PMOS晶体管以及一NMOS晶体管；设置一应力氮化硅膜在该PMOS晶体管与该NMOS晶体管中的一者上但不位于另一者上；以及在该应力氮化硅膜位于该PMOS晶体管与该NMOS晶体管的该者上但不位于该另一者上时，对该源极/汲极区进行一回火步骤。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件的制造方法，其中所述的应力氮化硅膜是受到压缩应力，且设置该应力氮化硅膜的步骤至少包括设置该应力氮化硅膜于该PMOS晶体管上但并不位于该NMOS晶体管上。
前述的半导体元件的制造方法，更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上，而形成该些晶体管的步骤包括形成该PMOS晶体管与该NMOS晶体管，并使该PMOS晶体管与该NMOS晶体管均具有复数个侧壁间隙壁，且设置该应力氮化硅膜于该PMOS晶体管上但并不位于该NMOS晶体管上的步骤至少包括沉积该应力氮化硅膜于该PMOS晶体管与该NMOS上，然后从该NMOS晶体管上移除该应力氮化硅膜。
前述的半导体元件的制造方法，更至少包括在该回火步骤后，从该PMOS晶体管上剥离该应力氮化硅膜，因此移除该应力氮化硅膜的步骤与剥离该应力氮化硅膜的步骤减少在该NMOS晶体管上的该氧化膜的一厚度，并且从该PMOS晶体管与该NMOS晶体管上移除该氧化膜，藉以使该NMOS晶体管的该些间隙壁的一宽度小于该PMOS晶体管的该些间隙壁的一宽度。
前述的半导体元件的制造方法，其中形成该些晶体管的步骤包括形成一相对应的PMOS浅沟渠隔离结构于一基板中且至少靠近该PMOS晶体管，以及形成一相对应的NMOS浅沟渠隔离结构于该基板中且至少靠近该NMOS晶体管，其中移除该应力氮化硅膜的步骤、剥离该应力氮化硅膜的步骤以及移除该氧化膜的步骤在该PMOS浅沟渠隔离结构与该基板之间形成具有一第一深度的复数个凹陷，且在该NMOS浅沟渠隔离结构与该基板间形成具有一第二深度的复数个凹陷，其中该第二深度大于该第一深度。
前述的半导体元件的制造方法，其中所述的应力氮化硅膜是受到拉伸应力，且设置该应力氮化硅膜的步骤至少包括沉积该应力氮化硅膜于该NMOS晶体管上但并不位于该PMOS晶体管上。
前述的半导体元件的制造方法，更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上，且设置该应力氮化硅膜于该NMOS晶体管上但并不位于该PMOS晶体管上的步骤至少包括沉积该应力氮化硅膜于该NMOS晶体管与该PMOS上，然后从该PMOS晶体管上移除该应力氮化硅膜，且更至少包括，在该回火步骤后，从该NMOS晶体管上剥离该应力氮化硅膜，如此一来，移除该应力氮化硅膜的步骤与剥离该应力氮化硅膜的步骤减少在该PMOS晶体管上的该氧化膜的一厚度。
前述的半导体元件的制造方法，其中形成该些晶体管的步骤包括形成该PMOS晶体管与该NMOS晶体管，并使该PMOS晶体管与该NMOS晶体管均具有复数个侧壁间隙壁，且更至少包括在剥离该应力氮化硅膜步骤后，从该PMOS晶体管与NMOS晶体管上移除该氧化膜，藉以使该PMOS晶体管的该些侧壁间隙壁的一宽度小于该NMOS晶体管的该些侧壁间隙壁的一宽度。
前述的半导体元件的制造方法，其中形成该些半导体的步骤包括形成一相对应的PMOS浅沟渠隔离结构于一基板中且至少靠近该PMOS晶体管，以及形成一相对应的NMOS浅沟渠隔离结构于该基板中且至少靠近该NMOS晶体管，其中移除该应力氮化硅膜的步骤、剥离该应力氮化硅膜的步骤以及移除该氧化膜的步骤在该PMOS浅沟渠隔离结构与该基板之间形成具有一第一深度的复数个凹陷，且在该NMOS浅沟渠隔离结构与该基板之间形成具有一第二深度的复数个凹陷，其中该第二深度大于该第一深度。
前述的半导体元件的制造方法，更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上；在该回火步骤后，利用湿式蚀刻来移除该应力氮化硅膜；图案化该氧化膜；以及当该氧化膜位于该半导体元件的其他部份上时，对该PMOS晶体管与该NMOS晶体管进行一金属硅化步骤，并在该金属硅化步骤期间，防止该半导体元件的该其他部份受到金属硅化。
前述的半导体元件的制造方法，更至少包括在该回火步骤后，移除该应力氮化硅膜，且对该PMOS晶体管与该NMOS晶体管所暴露出的硅部份但不包括该半导体元件的其余部份进行一金属硅化步骤。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其至少包括复数个NMOS晶体管与复数个PMOS晶体管，其中该些NMOS晶体管包括具有一第一宽度的复数个NMOS侧壁间隙壁，且该些PMOS晶体管包括具有一第二宽度的复数个PMOS侧壁间隙壁，而该第二宽度小于该第一宽度。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，其中所述的该些NMOS侧壁间隙壁与该些PMOS侧壁间隙壁是由相同薄膜所构成，且在同一时间形成。
前述的半导体元件，其中所述的半导体元件是由一拉伸氮化硅膜所构成，且该拉伸氮化硅膜是位于该些NMOS晶体管但并不位于该些PMOS晶体管上。
前述的半导体元件，其中所述的该些NMOS晶体管是位于一NMOS区域内，且该NMOS区域更包括一NMOS高电阻部分，而该些PMOS晶体管是位于一PMOS区域内，且该PMOS区域更包括一PMOS高电阻部分，该NMOS高电阻部分包括一氧化膜，该PMOS高电阻部分包括一氧化膜，而该NMOS高电阻部分的该氧化膜的厚度大于该PMOS高电阻部分的该氧化膜的厚度。
前述的半导体元件，其中所述的NMOS高电阻部分以及该PMOS高电阻部分均至少包括一静电放电元件。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下为了达到上述目的，本发明提供了一种半导体元件的制造方法。此方法包括形成复数个晶体管于半导体元件中，其中这些晶体管具有未经回火的源极/汲极区域，且这些晶体管中包括一PMOS晶体管与一NMOS晶体管。接着，以及设置一应力氮化硅膜于NMOS晶体管或PMOS晶体管的其中一者上，但不位于PMOS晶体管与NMOS晶体管中的另一者上。此方法更包括在应力氮化硅膜位于NMOS晶体管或PMOS晶体管的一者上的适当位置但不位于PMOS晶体管与NMOS晶体管中的另一者上的情况下，对源极/汲极区域进行回火。
在另一实施例中，本发明提供一种半导体元件的制造方法。此方法包括形成复数个晶体管，其中这些晶体管包括一PMOS晶体管与一NMOS，且每一个晶体管具有数个侧壁间隙壁。此方法包括形成氧化膜于这些晶体管上，并图案化此氧化膜以减少位于PMOS晶体管与NMOS晶体管中的一者上的氧化膜厚度相对于位于PMOS晶体管与NMOS晶体管中的另一者上的氧化膜厚度。将氧化膜从半导体元件的至少一部份移除，移除氧化膜时包括从NMOS晶体管与PMOS晶体管上移除，使得PMOS晶体管与NMOS晶体管中的第一者的侧壁间隙壁的宽度小于PMOS晶体管与NMOS晶体管中另一者的侧壁间隙壁的宽度。
在又一实施例中，本发明提供一种半导体元件的制造方法。此方法包括形成复数个晶体管，其中这些晶体管中包括一PMOS晶体管与一NMOS晶体管，且每一个晶体管具有复数个侧壁间隙壁；在这些晶体管上形成氧化膜；在这些晶体管回火前，在氧化膜上形成氮化硅膜并从PMOS晶体管与NMOS晶体管中的一者上移除氮化硅膜，然后进行回火步骤。将氮化硅膜从PMOS晶体管与NMOS晶体管中的另一者上移除，以减少位于PMOS晶体管与NMOS晶体管中的一者上的氧化膜厚度相对于PMOS晶体管与NMOS晶体管中的另一者上的相同氧化膜厚度。此方法更至少包括从半导体元件的至少一部份上，包括NMOS晶体管与PMOS晶体管，移除氧化膜，藉以使PMOS晶体管与NMOS晶体管中的一者上的侧壁间隙壁的宽度小于PMOS晶体管与NMOS晶体管中另一者上的侧壁间隙壁的宽度。
又，为了达到上述目的，本发明的另一方面是提供一种半导体元件，此半导体元件至少包括数个PMOS晶体管与NMOS晶体管，其中这些NMOS晶体管包括具有第一宽度的NMOS侧壁间隙壁，且这些PMOS晶体管包括具有第二宽度的PMOS侧壁间隙壁，其中第二宽度小于第一宽度。
本发明的又一方面是提供一种半导体元件，且此半导体元件至少包括形成于基板中的一NMOS区域以及一PMOS区域，其中NMOS区域内包括一NMOS浅沟渠隔离(STI)结构以及具第一深度的凹陷介于NMOS浅沟渠隔离结构与基板之间。PMOS区域内包括一PMOS浅沟渠隔离结构以及具有第二深度的凹陷，其中此凹陷介于PMOS浅沟渠隔离结构与基板之间，且第二深度小于或大于第一深度。
经由上述可知，本发明是有关于一种利用牺牲应力层来制作半导体元件的整合型高阶方法，其中牺牲应力层是作为薄膜叠层的一部份，可使形成于元件的金属硅化物具有空间选择性。将元件的低电阻部分，包含NMOS晶体管与PMOS晶体管，予以金属硅化。应力膜可以是拉伸氮化膜或是压缩氮化膜。在硅化金属形成的制程前，进行回火制程。在回火制程期间，应力氮化膜可以优先地留在NMOS晶体管或是PMOS晶体管上，但并非同时留在两者上，藉以较佳化元件的性能。在回火制程期间，拉伸氮化膜留在NMOS晶体管但并不留在PMOS晶体管上，压缩氮化膜则是留在PMOS晶体管但并不留在NMOS晶体管上。
综上所述，本发明特殊的半导体元件的制造方法，使用牺牲应力层来制作进阶半导体元件，可有效确保PMOS或NMOS的元件性能。本发明特殊结构的半导体元件利用牺牲应力层来制作，由于应力氮化膜可以优先地留在NMOS晶体管或是PMOS晶体管上，但并非同时留在两者上，因此本发明的半导体元件的性能可获得较佳化。其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体元件及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。在这里需强调的是，根据惯例所有图案特征并未按实际比例大小绘制。相反地，图案外观的尺寸可以任意地增加或减少，以便明确地讨论。在整个说明书与绘图中，相同的图号表示相同的物件。以下的图案皆包含在整个绘图当中，且每一个图案皆为剖面图。
图1至图4是绘示根据本发明的一种于NMOS晶体管与PMOS晶体管上进行的一连串的处理操作。
图5A是绘示根据一示范实施例而对第4图所示的结构进行进一步的处理后所形成的一种示范结构。
图5B是绘示根据另一示范实施例而对第4图所示的结构进行进一步的处理后所形成的另一种示范结构。
图6是绘示根据本发明的一示范实施例的一种结构，其中此结构包括经不同处理的NMOS与PMOS高电阻区域。
图7是绘示根据本发明的另一示范实施例的一种结构，其中此结构包括经不同处理的NMOS与PMOS高电阻区域。
图8A与图8B是绘示根据本发明的又一示范实施例的一种结构，其中此结构包括经不同处理的NMOS与PMOS高电阻区域。
2基板4NMOS晶体管6PMOS晶体管 8源极/汲极区域10闸极 12浅沟渠隔离架构14闸极介电层 16N间隙壁16P间隙壁18N+型植入20P+型植入 22氧化膜24氮化膜 26厚度28厚度 30第一图案化光阻膜38厚度 40厚度42第二图案化光阻膜 44表面46高度 48宽度52高度 54宽度62NMOS的高电阻区域 64PMOS的高电阻区域66NMOS的高电阻区域 68PMOS的高电阻区域76厚度 78厚度80NMOS区域 82PMOS区域83凹陷 84主动区域85凹陷 86主动区域88浅沟渠隔离结构 90仪器92深度 94深度100NMOS区域 102PMOS区域103凹陷 104主动区域105凹陷 106主动区域108浅沟渠隔离结构110浅沟渠隔离结构112深度 114深度具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法其具体实施方式
、结构、制造方法、步骤、特征，详细说明如后。
图1是绘示基板2的剖面图，其中此基板2上形成有NMOS晶体管4与PMOS晶体管6。基板2可由硅或其他适合的基板材料所组成。形成浅沟渠隔离结构12于基板2中，且并位于NMOS晶体管4与PMOS晶体管6之间。浅沟渠隔离结构12可为氧化物，但在其他示范实施例中可使用其他绝缘材料。虽然在图1内NMOS晶体管4与PMOS晶体管6是相邻的，但NMOS晶体管4与PMOS晶体管6可位在元件的低电阻区域里的任何一地方，亦即将经历金属硅化过程的区域。
NMOS晶体管4与PMOS晶体管6均包括源极/汲极区域8、闸极10以及闸极介电层14。闸极10的材质可为传统材料，例如各种金属、多晶硅、多晶硅锗、金属硅化物、导电金属氮化物、导电金属氧化物或是上述材料的各种合成或堆叠，例如金属硅化物形成于多晶硅上。闸极介电层14的材质可为氧化物，例如二氧化硅、氮化硅、掺杂氮的氧化硅、各种高介电常数材料或是上述材料的各种组合。高介电常数的介电材料可包括介电常数等于或大于3.9介电质。NMOS晶体管4与PMOS晶体管6均包括一组相对的间隙壁形成于闸极10的相对侧壁上。PMOS晶体管6包括间隙壁16P，且NMOS晶体管4包括间隙壁16N。间隙壁16N与间隙壁16P是在相同的处理操作期间以相同薄膜所制作而成。因此，间隙壁16P与间隙壁16N是由相同材料所组成且具有相同的尺寸大小。间隙壁16N与间隙壁16P通常是由掺杂或是未掺杂的氧化材料所组成。进行N型植入18来掺杂NMOS晶体管4的闸极10，并形成NMOS晶体管4的源极/汲极区域8。进行P+型植入20来掺杂PMOS晶体管6的闸极10，并形成PMOS晶体管6的源极/汲极区域8。N+型植入18与P+型植入20是利用直接朝向基板并指示掺质种类的箭头来加以表示。虽然在图1中N+型植入18与P+型植入20是同时绘示的，然而N+型植入18与P+型植入20是在不同的处理步骤中执行，其中处理过程中会将非植入区域予以遮蔽以防止植入配方的进入。NMOS晶体管4与PMOS晶体管6是利用传统方式加以制作，为在此技术领域中具有通常知识者所已知，故不需在此加以详述。
图2是绘示在图1中的结构上形成氧化膜22与氮化膜24后的剖面图。氧化膜22具有均匀厚度26，且氧化膜22的制作可利用各种传统氧化膜沉积方法。氧化膜22的材质可为掺杂或未掺杂的氧化物。在一示范实施例中，厚度26的范围是介于100埃到400埃之间，但在其他示范实施例中，可使用其他不同的厚度。可利用各种传统方法来形成氮化膜24于氧化膜22上。氮化膜24较佳是使用氮化硅膜，但亦可使用其他含氮薄膜。氮化膜24是应力膜，且可受拉伸应力或是压缩应力。根据一示范实施例，氮化膜24的厚度28的范围可介于150埃至500埃之间，但在其他示范实施例中可使用不同的厚度。图2亦绘示出第一图案化光阻膜30形成于NMOS晶体管4(即NMOS区域)上。可利用传统光阻材料与图案化方法来形成第一图案化光阻膜30。第一图案化光阻膜30并未保护PMOS晶体管6。藉由将第一图案化光阻膜30置于适当的地方，可利用蚀刻操作来移除氮化膜24的暴露部份，特别是从PMOS晶体管6(即PMOS区域)上移除氮化膜24，且根据说明的实施例氮化膜24较佳是为拉伸应力膜。可使用各种合适的干蚀刻方法。在一示范实施例中，可实行高选择性的蚀刻制程，如此一来，在氮化物蚀刻过程中，氧化膜22不会遭受显著的侵蚀，且在暴露区的厚度26不会减少，即NMOS晶体管区域与PMOS晶体管区域中，氧化膜22的厚度26实质上都是相同的。在其他示范实施例中，可利用蚀刻制程，藉以轻微侵蚀氧化膜22，以减少其在PMOS晶体管6上与周围的厚度26。可利用各种适当的干或湿蚀刻制程。在蚀刻制程后，移除图案化光阻膜30而形成如图3所示的结构。图3所示的结构可能经历各种选择性清洗程序，然后进行回火步骤。在各种示范实施例中，回火的温度范围可介于700℃至1100℃之间，但在其他示范实施例中可使用不同温度。可使用各种回火方法。可使用钝气，且在一示范实施例中，可利用灯加热的方式来进行回火。举例而言，可使用卤素灯(Halogen Lamp)或是钨灯(Tungsten Lamp)。进行回火制程时较佳是在氮化膜24仅保留在其中一个晶体管上的情况下进行。在此实施例中，氮化膜24是一拉伸应力膜，且氮化膜24仅保留在NMOS晶体管4上，但并不位于PMOS晶体管6上。高温回火制程是用来修补在源极/汲极植入制程期间结晶的损伤，并且用以让掺质的分子留在基板中较佳的结晶位置(Crystalographic Site)中。形成在掺杂区、源极/汲极、以及通道上的应力氮化膜24会增加这些区域中的载子活动力，也因此增加可流动的电流量。如此会产生具有高移动率的NMOS晶体管的较快速电路。申请人已发现，当拉伸氮化膜在回火过程中留在PMOS晶体管上时，会导致元件退化，但当拉伸氮化膜在回火过程中留在NMOS晶体管上时，可改善NMOS晶体管的良率(Yield)与性能。这样的现象也适用于压缩型氮化硅膜。当回火期间将压缩氮化硅膜放置在晶体管上的适当位置时，可改善PMOS晶体管的性能，然而NMOS晶体管的性能会退化。如此一来，在回火期间，与拉伸氮化膜适当地位于PMOS晶体管上有关的PMOS晶体管退化，可藉由在回火制程中氮化膜24的缺席来加以排除，且根据说明的实施例，氮化膜24是一拉伸氮化膜。同时，回火制程中，由于氮化膜24的存在，可提升NMOS晶体管4的元件。因此，本发明提供一种方法，此方法在高温回火期间，完整保留拉伸型氮化膜24于NMOS晶体管上，但不位于PMOS晶体管上。申请人相信，此NMOS/PMOS的划分可根据与在MOS结构中的垂直电场有关的能带分离(Energy Band Splitting)，而在此能带中的应变导致与结晶不对称有关的能量分离。
根据上述的实施例，氮化膜24是一压缩氮化膜，且在回火制程期间，氮化膜24会留在PMOS晶体管6上，但并不位于NMOS晶体管4。
根据第一种进一步处理顺序，在实行回火制程后，使用湿式剥离(WetStrip)程序来移除氮化膜24。在一示范实施例中，利用高选择性蚀刻剂(Etchant)来移除氮化膜24，但并不会显著侵蚀氧化膜22。举例而言，可使用蚀刻选择比大于50∶1的蚀刻剂。在一示范实施例中，可利用磷酸溶液来移除氮化膜24。在另一示范实施例中，在氮化膜剥离操作期间，可使用较低选择性的剥离程序来移除氮化膜24，以减少未受到氮化膜24覆盖的氧化膜20区域的厚度26。这样的剥离程序在此技术领域中属可见且常见的技术。可使用各种湿式或干式剥离技术。可使用化学下游式蚀刻(ChemicalDownstream Etching)制程，且可在化学下游式蚀刻制程中运用远距电浆或是远距微波式电浆技术。
图4是绘示移除氮化膜而暴露出氧化膜22后的结构。氮化膜22在NMOS晶体管4(即NMOS区域)上与周围具有厚度38，且在PMOS晶体管6(即PMOS区域)上与周围具有厚度40。在一示范实施例中，是利用高选择性蚀刻与剥离制程来移除氮化膜24，因而厚度38与厚度40可实质相等。在另一示范实施例中，是利用较低选择性的制程来移除氮化膜24，因此相较于原厚度26，厚度40可能受到缩减，而较厚度38小。图4亦绘示进行氮化膜的剥离后形成第二图案化光阻膜42于高电阻区上。在未受到第二图案化光阻膜42所覆盖的半导体元件的部份，可将氧化膜22移除，并形成硅化金属。这样的金属硅化会降低元件的这些区域的电阻，特别是接触电阻。在元件的其他区域中，元件设计指明为高电阻，因此不会形成硅化金属层。举例而言，静电放电元件(Electrostatic Discharge Device；ESD)较佳是形成于受到第二图案化光阻膜42所覆盖的“高电阻”区域中。利用传统材料与方法形成第二图案化光阻膜42后，可进行传统的湿式或是干式蚀刻步骤，藉以将未受到第二图案化光阻膜42覆盖的暴露区域的氧化膜22移除，使该区域可进行金属硅化过程。第二图案化光阻膜42所覆盖的氧化膜22的部份，在金属硅化制程中继续留存，并阻止这些区域进行金属硅化。在氧化膜22移除后所形成的一种示范结构绘示于图5A中。
在图5A中，间隙壁16P的尺寸与间隙壁16N实质上相等。图5A是绘示一实施例的剖面图，其中氧化膜22在移除之前具有实质均匀的厚度。图5B是绘示另一示范实施例的剖面图，其中厚度40(请再次参阅图4所示)小于厚度38，且在PMOS晶体管6附近的厚度减少的氧化膜在NMOS晶体管4附近的氧化层形成前移除，且由于氧化物间隙壁16P与间隙壁16P在氧化物移除操作期间，遭受侵蚀，因此间隙壁16P的尺寸小于间隙壁16N。间隙壁16P与间隙壁16P原本是利用相同薄膜以及相同处理操作来加以制作。图5B显示间隙壁16P的宽度54与高度52均小于NMOS晶体管4中相对应的宽度48与高度46。换句话说，相较于间隙壁16N，间隙壁16P的间隙壁的所有关键尺寸均较小。间隙壁16P后缩至低于闸极10的上表面44。
在图5A或图5B的结构上进行金属硅化制程。可使用传统方法与传统材料，例如钴、钨、钽、钛与镍。
根据第二种进一步处理顺序，本发明提供延伸此NMOS-PMOS不对称架构至元件的高电阻区域的技术。举例而言，位于高电阻区域的PMOS晶体管与NMOS晶体管可形成具有不同尺寸的间隙壁。依据此示范实施例，氮化膜在回火期间仍留在NMOS的高电阻区域，接着在回火过程后，第二图案化光阻膜42在氮化膜24剥离前形成并覆盖在NMOS的高电阻部分的氮化膜24上。然后移除暴露区内的氮化膜24与氧化膜22，接着移除第二图案化光阻膜42，以形成如图6所示的结构。由图6可得知，在高电阻区域62与高电阻区域64中，NMOS的高电阻区域62在结构上与PMOS的高电阻区域不相同，因为仅NMOS的高电阻区域62具有氮化膜24。
图7是绘示根据又一处理顺序所形成的结构，其中此处理顺序包括如图1至图4所示的操作顺序，且第一图案化光阻膜30延伸至NMOS的高电阻区域66，但并未延伸至PMOS的高电阻区域68。氮化物干式蚀刻制程、氮化物剥离制程或上述两制程具选择性，而使PMOS的高电阻区域68的氧化膜22的厚度小于NMOS的高电阻区域66的氧化膜22厚度。将未受到第二图案化光阻膜42覆盖的区域的氧化膜22移除并剥离第二图案化光阻膜42后，留在NMOS的高电阻区域66中的氧化膜22的厚度76，当氧化膜22已从低电阻区域移除时，高电阻区域66中的氧化膜22的厚度76大于留在PMOS的高电阻区域68内的氧化膜22的厚度78。可根据上述的方法对图6与图7所绘示的实施例的任一者进行更进一步的处理，藉以在元件的高电阻区域中形成具不同尺寸的间隙壁的PMOS晶体管与NMOS晶体管。因此，制作具有不同尺寸的PMOS间隙壁与NMOS间隙壁的技术可扩展至元件的高电阻区域。
图8A与图8B是绘示本发明的更深入的方面的结构示意图。更特别地，图8A与图8B均显示出如何利用本发明的方法来制作具有不同物理特征的PMOS与NMOS结构于相同元件上。在图8A中，NMOS区域80与PMOS区域82是形成于相同的半导体基板中。如前所述，可在基板上进行一连串的处理操作，其中此基板包括位于NMOS区域80但并不位于PMOS区域82中的氮化硅膜，且此氮化硅膜较佳是一拉伸氮化硅膜。这样使氮化硅膜仅设置在NMOS区域82上的安排可利用先前所述的处理操作来加以制作。所产生的效果是通过比较形成于浅沟渠隔离结构与PMOS区域82的基板之间的凹陷深度以及形成于浅沟渠隔离结构与NMOS区域80的基板之间的凹陷深度的差异而得。在图8A的NMOS区域80中，部份的浅沟渠隔离结构88形成于主动区域84旁，且此浅沟渠隔离结构88并具有形成于浅沟渠隔离结构88与主动区域84之间的凹陷83，其中主动区域84属于基板的一部份。在相同的基板上，图8A的PMOS区域82中，形成于主动区域86与浅沟渠隔离结构86间的凹陷85具有深度94，其中此深度94大于形成于NMOS区域80内的凹陷83的深度92。
图8B是绘示形成于相同半导体基板上的NMOS区域100与PMOS区域102。依据图8B所绘示的示范实施例使氮化硅膜，较佳是一压缩氮化硅膜，在选择的处理操作(如上所述)中，留在PMOS区域102上，但并不留在NMOS区域100上，如此会较凹陷103小的凹陷105形成于PMOS区域102的浅沟渠隔离结构110与主动区域106间，其中凹陷103形成于NMOS区域100的浅沟渠隔离结构108与主动区域104间。形成于NMOS区域100内的主动区域104与浅沟渠隔离结构108间的凹陷103具有深度112，其中此深度112大于凹陷105的深度114，且凹陷105位于PMOS区域102内的主动区域106与浅沟渠隔离结构110间。主动区域形成于半导体基板中。本发明的各方面提供在形成应力氮化硅膜时所产生的不同物理结构，其中应力氮化硅膜是形成于半导体基板内的NMOS区域与PMOS区域的其中一者而非两者上，且此应力氮化硅膜会在后续处理操作中继续留下。
上面所述内容仅用以描述本发明的原理。在此所引述的例子与条件式语言主要是用于示教的目的，并且帮忙读者了解本发明的原理、推展发明者贡献的概念、可以不限于引述特殊例子或情况来铨释。再者，此处所有的叙述、引用的例子、方面、本发明的实施例以及前面所述的特殊例子意欲包括前面所述的结构上与功能上的对等。另外，此等效物质包括现存的等效物质与未来发展出来的等效物质。(即任何发展出来具有相同功能的物质，其架构不限定)。阅读以上所述的实施例必须配合相关的图例，而相关的术语如“较低”、“较高”、“水平”、“垂直”、“在..之上”、“在..之下”、“上”、“下”、“底部”、“顶部”也都由此引中而来(例如，“水平地”、“垂直地”、“往上地”)，文中对方向的描述或对图形的讨论都必须参照相关图例加以理解。上述的术语都是为方便描述起见，并未要求相关的装置用特定的方向建构或操作。有关依附、耦合等的述语，像是“连结的”、“互连的”都必须参照关系，该关系中可获得架构或是该架构以插入架构、可移动或不可移动的依附句或是关系的方式，直接或是间接依附在另一架构，除非有明确地描述。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种半导体元件的制造方法，其特征在于其至少包括以下步骤形成复数个晶体管，其中该些晶体管具有未经回火的复数个源极/汲极区，且该些晶体管中包括一PMOS晶体管以及一NMOS晶体管；设置一应力氮化硅膜在该PMOS晶体管与该NMOS晶体管中的一者上但不位于另一者上；以及在该应力氮化硅膜位于该PMOS晶体管与该NMOS晶体管的该者上但不位于该另一者上时，对该源极/汲极区进行一回火步骤。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的应力氮化硅膜是受到压缩应力，且设置该应力氮化硅膜的步骤至少包括设置该应力氮化硅膜于该PMOS晶体管上但并不位于该NMOS晶体管上。
3.根据权利要求2所述的半导体元件的制造方法，其特征在于更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上，而形成该些晶体管的步骤包括形成该PMOS晶体管与该NMOS晶体管，并使该PMOS晶体管与该NMOS晶体管均具有复数个侧壁间隙壁，且设置该应力氮化硅膜于该PMOS晶体管上但并不位于该NMOS晶体管上的步骤至少包括沉积该应力氮化硅膜于该PMOS晶体管与该NMOS上，然后从该NMOS晶体管上移除该应力氮化硅膜。
4.根据权利要求3所述的半导体元件的制造方法，其特征在于更至少包括在该回火步骤后，从该PMOS晶体管上剥离该应力氮化硅膜，因此移除该应力氮化硅膜的步骤与剥离该应力氮化硅膜的步骤减少在该NMOS晶体管上的该氧化膜的一厚度，并且从该PMOS晶体管与该NMOS晶体管上移除该氧化膜，藉以使该NMOS晶体管的该些间隙壁的一宽度小于该PMOS晶体管的该些间隙壁的一宽度。
5.根据权利要求4所述的半导体元件的制造方法，其特征在于其中形成该些晶体管的步骤包括形成一相对应的PMOS浅沟渠隔离结构于一基板中且至少靠近该PMOS晶体管，以及形成一相对应的NMOS浅沟渠隔离结构于该基板中且至少靠近该NMOS晶体管，其中移除该应力氮化硅膜的步骤、剥离该应力氮化硅膜的步骤以及移除该氧化膜的步骤在该PMOS浅沟渠隔离结构与该基板之间形成具有一第一深度的复数个凹陷，且在该NMOS浅沟渠隔离结构与该基板间形成具有一第二深度的复数个凹陷，其中该第二深度大于该第一深度。
6.根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的应力氮化硅膜是受到拉伸应力，且设置该应力氮化硅膜的步骤至少包括沉积该应力氮化硅膜于该NMOS晶体管上但并不位于该PMOS晶体管上。
7.根据权利要求6所述的半导体元件的制造方法，其特征在于更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上，且设置该应力氮化硅膜于该NMOS晶体管上但并不位于该PMOS晶体管上的步骤至少包括沉积该应力氮化硅膜于该NMOS晶体管与该PMOS上，然后从该PMOS晶体管上移除该应力氮化硅膜，且更至少包括，在该回火步骤后，从该NMOS晶体管上剥离该应力氮化硅膜，如此一来，移除该应力氮化硅膜的步骤与剥离该应力氮化硅膜的步骤减少在该PMOS晶体管上的该氧化膜的一厚度。
8.根据权利要求7所述的半导体元件的制造方法，其特征在于其中形成该些晶体管的步骤包括形成该PMOS晶体管与该NMOS晶体管，并使该PMOS晶体管与该NMOS晶体管均具有复数个侧壁间隙壁，且更至少包括在剥离该应力氮化硅膜步骤后，从该PMOS晶体管与NMOS晶体管上移除该氧化膜，藉以使该PMOS晶体管的该些侧壁间隙壁的一宽度小于该NMOS晶体管的该些侧壁间隙壁的一宽度。
9.根据权利要求8所述的半导体元件的制造方法，其特征在于其中形成该些半导体的步骤包括形成一相对应的PMOS浅沟渠隔离结构于一基板中且至少靠近该PMOS晶体管，以及形成一相对应的NMOS浅沟渠隔离结构于该基板中且至少靠近该NMOS晶体管，其中移除该应力氮化硅膜的步骤、剥离该应力氮化硅膜的步骤以及移除该氧化膜的步骤在该PMOS浅沟渠隔离结构与该基板之间形成具有一第一深度的复数个凹陷，且在该NMOS浅沟渠隔离结构与该基板之间形成具有一第二深度的复数个凹陷，其中该第二深度大于该第一深度。
10.根据权利要求1所述的半导体元件的制造方法，其特征在于更至少包括形成一氧化膜于该些晶体管上，其中设置该应力氮化硅膜的步骤至少包括形成该应力氮化硅膜于该氧化膜上；在该回火步骤后，利用湿式蚀刻来移除该应力氮化硅膜；图案化该氧化膜；以及当该氧化膜位于该半导体元件的其他部份上时，对该PMOS晶体管与该NMOS晶体管进行一金属硅化步骤，并在该金属硅化步骤期间，防止该半导体元件的该其他部份受到金属硅化。
11.根据权利要求1所述的半导体元件的制造方法，其特征在于更至少包括在该回火步骤后，移除该应力氮化硅膜，且对该PMOS晶体管与该NMOS晶体管所暴露出的硅部份但不包括该半导体元件的其余部份进行一金属硅化步骤。
12.一种半导体元件，其特征在于其至少包括复数个NMOS晶体管与复数个PMOS晶体管，其中该些NMOS晶体管包括具有一第一宽度的复数个NMOS侧壁间隙壁，且该些PMOS晶体管包括具有一第二宽度的复数个PMOS侧壁间隙壁，而该第二宽度小于该第一宽度。
13.根据权利要求12所述的半导体元件，其特征在于其中所述的该些NMOS侧壁间隙壁与该些PMOS侧壁间隙壁是由相同薄膜所构成，且在同一时间形成。
14.根据权利要求12所述的半导体元件，其特征在于其中所述的半导体元件是由一拉伸氮化硅膜所构成，且该拉伸氮化硅膜是位于该些NMOS晶体管但并不位于该些PMOS晶体管上。
15.根据权利要求12所述的半导体元件，其特征在于其中所述的该些NMOS晶体管是位于一NMOS区域内，且该NMOS区域更包括一NMOS高电阻部分，而该些PMOS晶体管是位于一PMOS区域内，且该PMOS区域更包括一PMOS高电阻部分，该NMOS高电阻部分包括一氧化膜，该PMOS高电阻部分包括一氧化膜，而该NMOS高电阻部分的该氧化膜的厚度大于该PMOS高电阻部分的该氧化膜的厚度。
16.根据权利要求15所述的半导体元件，其特征在于其中所述的NMOS高电阻部分以及该PMOS高电阻部分均至少包括一静电放电元件。
全文摘要
本发明是有关于一种利用牺牲应力层来制作半导体元件的整合型高阶方法，其中牺牲应力层是作为薄膜叠层的一部份，可使形成于元件的金属硅化物具有空间选择性。将元件的低电阻部分，包含NMOS晶体管与PMOS晶体管，予以金属硅化。应力膜可以是拉伸氮化膜或是压缩氮化膜。在硅化金属形成的制程前，进行回火制程。在回火制程期间，应力氮化膜可以优先地留在NMOS晶体管或是PMOS晶体管上，但并非同时留在两者上，藉以较佳化元件的性能。在回火制程期间，拉伸氮化膜留在NMOS晶体管但并不留在PMOS晶体管上，压缩氮化膜则是留在PMOS晶体管但并不留在NMOS晶体管上。
文档编号H01L27/092GK1770425SQ20051009350
公开日2006年5月10日 申请日期2005年8月26日 优先权日2004年11月5日
发明者徐祖望, 蔡明桓, 陈建豪, 黄怡君 申请人:台湾积体电路制造股份有限公司