专利名称：半导体元件及其形成方法
技术领域：
本发明有关于一种半导体元件的制造，而特别有关于半导体元件中硅化物的形成。
背景技术：
半导体元件常用于各种电子产品中。半导体元件包括模拟电路、数字电路、存储元件、逻辑电路、周边支援元件或上述的组合，其形成在集成电路晶粒(die)上。半导体元件一般是利用在半导体基底上进行一系列绝缘层、导电层以及半导体层的沉积，并利用光刻制程图案化各层结构形成电路结构。
晶体管是半导体元件中常用的构件，例如，在一集成电路中可包含数百万个晶体管。在半导体元件中常用的电集成种类例如是金属氧化物半导体场效应晶体管(metal oxide semiconductorfield effect transistor)。半导体元件中晶体管的形成方法通常包括在基底上沉积栅极介电材料，以及在栅极介电材料上沉积栅极材料，再以光刻制程图案化栅极材料及栅极介电材料，接着在接近栅极及栅极介电层的基底中进行杂质掺杂，以形成晶体管的源极及漏极区。
常用的晶体管的栅极材料包括半导体材料，例如多晶硅。在一些晶体管的设计中会将栅极材料硅化，以增加栅极材料的导电度并改善晶体管的效能。然而，硅化制程常会使硅化物形成在不必要的地方而引发短路以及造成漏电流增加，使产能减少以及元件效能降低。
因此业界亟需要一种晶体管硅化物的形成方法来改善传统硅化制程所产生的问题。
图1显示已知的半导体元件100，包括高电压晶体管122，其中高电压晶体管122包括工作部件(workpiece)102，其内具有高电压n阱104及高电压p阱106。工作部件102内的主动区域间距有浅沟槽绝缘(STI)，N+区110形成在高电压n阱104及高电压p阱106内工作部件102的顶部表面，例如如图所示形成在源极区124以及漏极区126内。
栅极介电层112位于工作部件102上。栅极电极114位于栅极介电层112之上，例如是多晶硅。侧壁间隙壁116、118包括衬层116及氮化物118，其形成在栅极电极114及栅极介电层112的侧壁上。硅化物120a形成在栅极电极114的顶部表面，而另一硅化物120b则形成在源极区124及漏极区126上的顶部表面。
高电压晶体管122的栅极电流Ig包括三个部分，栅极至源极电流Igs、栅极至块材电流(bulk current)Igb以及栅极至漏极电流Igd。栅极电流Ig可利用下列公式计算Ig＝Igs+Igb+Igd在理想状态下，若高电压晶体管122关闭，而栅极电流Ig为零。然而，在正常状态下，高电压晶体管122栅极电流Ig(如图1及图2所示)小于约1×10-12安培。在异常状态下，高电压晶体管122具有严重的漏电流，例如栅极电流Ig大于1×10-9安培。高电压晶体管122的栅极电流Ig较佳维持在一正常范围内，例如当高电压晶体管122在关或开的状态下，栅极电流小于约1×10-12安培。
如图1所示的传统晶体管，其问题起因于硅化物120a及120b会延伸到侧壁间隙壁116及118，图2为图1晶体管中区域128的放大图。硅化物120a及120b形成在部分侧壁间隙壁116、118上，如硅化物130a及130b，其分别是由于硅自N+区110经工作部件102向上扩散，以及经栅极电极114的多晶硅材料向下扩散所造成。硅化物130a及130b的侵入产生于硅化物120a及120b的形成过程中。硅化物130a及130b会产生导电路径，使栅极至源极电流Igs增加，例如，造成栅极至源极电流Igs漏电流的增加。硅化物130a及130b也会降低栅极至源极绝缘兼容性(isolation compatibility)，尤其是在高电压晶体管元件上会产生很大的问题。
图3显示图1及图2中晶体管的栅极至源极漏电流Igs以及栅极电流Ig随栅极电压的变化，其中晶体管为0.18μm、1.8V元件，其是指栅极电极的宽度约0.18μm，而栅极至源极以及漏极至源极的电压约1.8V。图3显示栅极电流Ig主要来自于栅极至源极的漏电流Igs。因此，需要一种硅化物的形成方法，用来改善硅化物覆盖至间隙壁侧壁的问题。
发明内容
通过本发明的较佳实施例提供一种形成硅化物的方法来改善传统硅化制程所产生的问题，其中并避免硅化物形成在栅极电极以及/或源极及漏极的边缘，以使漏电流降低。
本发明提供一种半导体元件，包括一栅极电极，以及一源极及一漏极区，分别位于该栅极电极的外侧。一硅化区形成在该栅极电极、该源极区或该漏极区之上。一非硅化区形成在该栅极电极、该源极区或该漏极区的顶部表面的边缘，并相邻于该硅化区。
本发明所述的半导体元件，该硅化区与该非硅化区位于该栅极电极、该源极区及该漏极区的顶部表面。
本发明所述的半导体元件，更包括一绝缘材料，位于该非硅化区之上。
本发明所述的半导体元件，该非硅化区的宽度约小于0.5μm。
本发明所述的半导体元件，该栅极电极、该源极区及该漏极区构成一晶体管，其中该晶体管的临界电压约0.8V-2.5V，栅极至源极电压不小于10V，漏极至源极电压不小于10V。
本发明提供一种半导体元件，包括一栅极电极，其中该栅极电极包括一侧壁及一顶部表面，以及一源极及一漏极区，邻近该栅极电极，其中该源极及漏极区分别包括一第二顶部表面及一第三顶部表面。一第一介电材料至少形成在该栅极电极的侧壁上，一第二介电材料位于该第一介电材料之上，其中该第二介电材料自该第一顶部表面延伸一电子导通路径至该第二或第三顶部表面。
本发明所述的半导体元件，该第二介电材料位于该第一顶部表面的边缘。
本发明所述的半导体元件，该第二介电材料位于该第二顶部表面或该第三顶部表面的边缘。
本发明所述的半导体元件，更包括一硅化区，位于部分该栅极电极、该源极区或该漏极区之上。
本发明提供一种形成半导体元件的方法，包括提供一工作部件，在该工作部件上形成一栅极介电材料，以及在该栅极介电材料上形成一栅极电极材料。图案化该栅极电极材料以及该栅极介电材料，形成晶体管的栅极电极及栅极介电层。至少在该栅极电极的侧壁形成一第一介电材料，以及在该栅极电极及该栅极介电层外侧的该工作部件中分别形成一源极区及一漏极区。在该第一介电材料以及该栅极电极、该源极区或漏极区顶部表面的边缘上形成一第二介电材料。
本发明所述的形成半导体元件的方法，更包括在该第二介电材料以外的栅极电极、该源极区或该漏极区形成一硅化物区域。
本发明所述的形成半导体元件的方法，该栅极电极、该源极区或该漏极区包括一半导体材料，其中该硅化物的形成方法包括在该第二介电材料上沉积一导电材料并露出部分该栅极电极、该源极区或该漏极区；加热该工作部件，使该导电材料的一第一部分与该栅极电极、该源极区或该漏极区的该半导体材料相结合，其中该导电材料的一第二部分并不与该半导体材料相结合；以及移除该导电材料的该第二部分。
本发明所述的形成半导体元件的方法，该第二介电材料的形成方法包括在该工作部件的顶部表面沉积该第二介电材料；在该第二介电材料上、该栅极电极的边缘、该源极区的边缘或该漏极区的边缘上形成一掩膜材料；自该栅极电极的一中心区域上、部分该源极区上或部分该漏极区上移除部分该第二介电材料；以及自该第二介电材料上移除该掩膜材料。
本发明所述的形成半导体元件的方法，该第一介电材料的形成方法包括在该栅极电极的侧壁、该栅极介电层的侧壁以及该工作部件的顶部表面形成一第一绝缘材料；在该第一绝缘材料上形成一第二绝缘材料；以及非等向性蚀刻该第二绝缘材料以及该第一绝缘材料留下该栅极电极及该栅极介电层侧壁上该第二绝缘材料及该第一绝缘材料，以及留下位于该第二绝缘材料下的该工作部件顶部表面上的该第一绝缘材料。
本发明的优点包括提供一种硅化物的形成方法，将硅化物形成在部分栅极电极、源极区或漏极区之上。将绝缘材料形成在该栅极电极、源极区或漏极区的边缘之上，因此硅化物并不会形成在绝缘材料残留的部分上。通过本发明中将绝缘材料形成在栅极电极、源极区或漏极区的边缘上，以自栅极电极的顶部表面延伸一电子导通路径至源极或漏极区，可使栅极至源极的漏电流降低。
图1显示传统具有硅化的栅极电极、源极区及漏极区的晶体管剖面图。
图2显示图1中邻近栅极及源极区的局部放大图，显示由于硅化物延伸到侧壁间隙壁而产生较高的漏电流。
图3显示图1及图2的晶体管的栅极电流以及栅极至源极电流。
图4至图11显示本发明实施例的剖面图，其中绝缘材料形成在侧壁绝缘体上以及栅极电极、源极和/或漏极区边缘之上。
图12显示本发发明另一实施例，在栅极电极、源极和/或漏极区上形成硅化物后，将绝缘材料移除。
具体实施例方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下本发明的实施例提供一种形成硅化物及晶体管结构的方法，以降低栅极至源极漏电流Igs。利用在晶体管栅极电极、源极区以及漏极区顶部表面的边缘形成绝缘材料，使硅化物不会形成在具有绝缘材料的区域，以降低硅化物侵害，进而降低栅极至源极漏电流Igs。
图4至图11显示本发明实施例的剖面图，其中绝缘材料形成在晶体管栅极电极、源极区以及/或漏极区顶部表面的边缘。图示中只显示一晶体管，然而根据本发明较佳实施例可同时形成多个晶体管。
如图4所示，提供一工作部件202，其可为一半导体基底，包括覆盖有绝缘层的硅或其他半导体材料。工作部件202也可包括其他主动元件或电路(未显示)。工作部件202可为氧化硅上单晶硅。工作部件可包括其他导电层或其他半导体元件，例如晶体管、二极管等。硅基底也可使用其他半导体化合物来取代，例如GaAs、InP、Si/Ge或SiC。工作部件202可包括绝缘层上硅基底。图4至图11所示的实施例中，工作部件202较佳包括p型基底，但也可为n型基底。
接着，可利用注入制程以及退火制程在工作部件202中形成高电压p型阱及高电压n型阱。可利用光致抗蚀剂或硬掩膜(未显示)遮蔽部分工作部件202，而将未遮蔽的部分进行n型或p型掺杂。接着可利用光刻制程形成沟槽，再以绝缘材料，例如二氧化硅、氮化硅、上述材料的组合或多层结构，填满沟槽，之后以化学机械研磨制程、蚀刻制程或上述制程的组合移除工作部件202顶部表面多余的绝缘材料，以在工作部件202中形成浅沟槽绝缘(STI)。
接着，可在工作部件202中选择性的形成低电压n型阱及低电压p型阱。若半导体元件中的集成电路或晶片同时包括高电压及低电压元件，则低电压n型阱及p型阱较佳后形成。低电压n型阱及低电压p型阱可用于具有较低操作电压的晶体管中，例如操作电压约小于15V的晶体管。然而，操作电压较高的晶体管，例如操作电压高于20V的晶体管，则不需要低电压n型及p型阱。
在工作部件202上形成栅极介电材料212，例如形成在浅沟槽绝缘区208的顶部表面以及高压p型阱204以及高压n型阱206的顶部表面，如图4所示。栅极介电材料较佳包括一绝缘材料或一介电材料，例如二氧化硅、其他绝缘材料、上述材料的组合或多层结构，但也可为其他适合的材料。栅极介电材料212的厚度较佳约小于2000埃，若晶体管包括高电压元件，则栅极介电材料212的厚度较佳介于约250埃-1500埃。栅极介电材料212的形成方法可为热氧化法、化学气相沉积法(CVD)或物理气相沉积法(PVD)。
如图4所示，在栅极介电材料212上形成栅极电极材料214。栅极电极材料较佳为半导体材料，例如多晶硅、非晶硅、其他半导体材料、上述材料的组合或多层结构。栅极电极214的厚度较佳小于约5000埃。在一实施例中，若晶体管包括高电压元件，则栅极材料214的厚度较佳介于1500埃-4000埃。栅极电极材料的形成方法包括化学气相沉积法(CVD)或物理气相沉积法(PVD)。
如图5所示，以光刻制程将栅极电极材料214及栅极介电材料212图案化形成晶体管栅极电极214以及栅极介电层212。可在栅极电极材料214的顶部表面沉积光致抗蚀剂和/或硬掩膜层，以光刻制程图案化光致抗蚀剂，再以光致抗蚀剂作为掩膜，用以图案化栅极电极材料214以及栅极介电材料212，或以光致抗蚀剂为掩膜，图案化硬掩膜，再以图案化的硬掩膜为掩膜，图案化栅极电极材料214以及栅极介电材料212。接着将光致抗蚀剂及硬掩膜移除。
之后，将工作部件202露出的部分进行杂质掺杂形成轻掺杂区。例如，当掺杂n型杂质至工作部件202形成n型轻掺杂扩散区(ndoped lightly doped diffusion，NLDD)时，遮蔽工作部件202其他不需掺杂的部分，而当掺杂p型杂质至工作部件202形成p型轻掺杂扩散区(p doped lightly doped diffusion，NLDD)时，遮蔽工作部件202其他不需掺杂的部分(未显示)。
如图4及图5所示，在栅极电极214及栅极介电层212的侧壁上形成侧壁间隙壁216、218。如图5所示，在工作部件202的顶部表面、栅极介电层212及栅极电极214的侧壁上以及栅极电极214的顶部表面上选择性形成衬层216。衬层216较佳包括绝缘材料或介电材料，例如是二氧化硅或氮化硅。衬层216较佳顺应性地形成，且其厚度较佳约小于1500埃。
将绝缘材料218形成在衬层216上、栅极电极214的侧壁上或顶部表面上、栅极介电层212侧壁上，以及工作部件202露出的顶部表面之上(若未形成衬层216)。绝缘材料218较佳为介电材料，例如是氮化硅、二氧化硅或上述材料的组合。绝缘材料218较佳顺应性地形成，其厚度较佳约小于2000埃。
蚀刻移除栅极电极214及工作部件202顶部表面上的绝缘材料218及衬层216，留下栅极介电层212及栅极电极214侧壁上的部分绝缘材料218及衬层216，如图6所示。其蚀刻方式例如以非等向性蚀刻制程240蚀刻绝缘材料218及衬层216。在蚀刻制程240后，侧壁间隙壁216、218的宽度约小于3500埃，而较佳约介于1500埃-3000埃。
形成侧壁间隙壁216、218后，可对工作部件露出的部分进行掺杂，在工作部件202的顶部表面中形成N+区210，如图6所示。源极区211包括N+区210，轻掺杂区(未显示)、低电压n型阱(未显示)以及高电压p型阱(未显示)。而漏极区213包括N+区210、轻掺杂区(未显示)、低压p型阱(未显示)以及高压n型阱(未显示)。
接着，在工作部件202露出的顶部表面、栅极电极214的顶部表面以及侧壁间隙壁216、218之上顺应性形成绝缘材料250。绝缘材料250较佳为介电材料，例如是二氧化硅、氮化硅、其他绝缘材料、上述材料的组合或多层结构。绝缘材料250的厚度较佳小于约1500埃，而更佳约介于200埃-1000埃。
在绝缘材料250上沉积光致抗蚀剂层252，如图6所示。光致抗蚀剂层252的厚度较佳小于约1μm。以光刻技术图案化光致抗蚀剂层252，在后续硅化制程中，图案化的光致抗蚀剂层可用来保护源极区211及漏极区213中部分工作部件202及栅极电极214的顶部表面。
如图7所示，以光致抗蚀剂为掩膜，蚀刻移除部分绝缘材料250。之后，移除光致抗蚀剂层252，如图8所示。
蚀刻后残余的绝缘材料250完全覆盖侧壁间隙壁216、218，如图8所示。绝缘材料250较佳也可延伸超过源极区和/或漏极区顶部表面的边缘254。其中源极区的边缘254(也可为漏极区的边缘)较佳为较接近栅极电极214的部分。绝缘材料250较佳延伸过栅极电极214顶部表面的边缘256。其中栅极电极的边缘256较佳为较接近源极区211的部分，也可为较接近漏极区213的部分。边缘256也可为较接近读者的部分，也可为较远离读者的部分(未显示)。栅极电极214的形状可为正方形或矩形，而边缘256可形成在栅极电极214的四边，然而，栅极电极214也可为其他形状，也可包括全部或部分覆盖有绝缘材料250的边缘256(未显示)。边缘254及256的尺寸较佳小于0.5μm。
在一些实施例中，绝缘材料250较佳完全覆盖侧壁间隙壁216、218，如图8所示。在一些实施例中，绝缘材料较佳覆盖部分栅极电极214的顶部表面，例如，覆盖边缘256内的顶部表面。在一些实施例中，绝缘材料250较佳覆盖部分源极区211或漏极区213的顶部表面，例如，边缘254内的顶部表面。在其他实施例中，绝缘材料250较佳覆盖边缘256内栅极电极214的顶部表面，以及边缘254内源极区211或漏极区213的顶部表面。
接着，将工作部件202以及栅极电极214露出的部分硅化，分别在栅极电极214的顶部表面以及源极区211以及漏极区213内工作部件202的顶部表面形成硅化区270a、270b以及270c，如图10所示。
硅化区270a、270b以及270c的形成步骤包括，在工作部件202顶部表面露出的部分上、绝缘材料250上以及栅极电极214露出的表面上形成导电材料258，如图9所示。其材质较佳为Ti、Co、Ni或上述材料的组合。导电材料258的厚度较佳小于500埃。接着，将工作部件202进行退火制程260，如图10所示。退火制程260的退火温度较佳约介于600℃-900℃，进行约30秒。
退火步骤260使导电材料258的第一部分，例如，接近栅极电极214及工作部件202的部分，与栅极电极214与工作部件的半导体材料相结合，形成硅化区270a、270b以及270c。硅化区270a、270b以及270c较佳为工作部件202与栅极电极214的半导体材料与Ti、Co、Ni或其组合的结合。若工作部件202以及栅极电极214包括硅，则硅化区270a、270b以及270c较佳为Ti、Co、Ni、或其组合与硅的结合。硅化区270a、270b以及270c的厚度较佳约300埃。
接着，将导电材料258移除，如图11所示。留下的结构包括具有局部硅化的顶部表面的栅极电极214的晶体管282。其中硅化区270a形成在栅极电极214的中央区域，而栅极电极214的边缘256则为非硅化区。由于边缘256具有绝缘材料250，可使边缘256内栅极电极214的顶部表面免于硅化。
同样的，至少部分源极区211和/或漏极区213被硅化，如同图示中源极区211内左侧的硅化区270b。如图11所示，硅化区270b形成在晶体管282的源极区211上。源极区211中的边缘254内的工作部件202的部分顶部表面具有非硅化区，由于边缘254内具有绝缘材料250，可使边缘254内工作部件202的顶部表面免于硅化。
如图11所示，晶体管282的漏极区213完全硅化，如图示右侧的硅化区270c。根据本发明一实施例，如同源极区211的硅化区270b，漏极区213也可部分硅化。在一些实施例中，如同图11所示左侧不包含右侧栅极电极214下方的浅沟槽绝缘区域208的源极区211，漏极区213内的栅极介电层212及栅极电极214可直接形成在n型阱206上。
硅化区270a、270b以及270c可以改善其下方的导电度，例如，其下方的栅极电极214以及源极区211与漏极区213的导电度。残留在侧壁间隙壁216、218、栅极电极214以及源极区211和/或漏极区213内边缘256之上的绝缘材料250，可延长或增加自栅极电极214的顶部至源极区211和/或漏极区213的导电路径，因此可使漏电流降低(降低栅极至源极电流或栅极至漏极电流)。
图12显示本发明另一实施例，其中在晶体管292的栅极电极214、源极区211和/或漏极区213上形成硅化区270a、270b以及270c后，移除绝缘材料250(未显示于图12中，请见图11)。在形成硅化区270a、270b和/或270c后，可利用蚀刻制程移除绝缘材料250，移除后的结构如图12所示。然而，在一些实施例中，绝缘材料250较佳保留在结构上，如图11所示。
本发明较佳实施例的优点包括提供一种硅化物形成方法，以在晶体管282及292中部分栅极电极214上或源极区211及漏极区213上形成硅化区270a、270b以及270c。在栅极电极214、源极区211和/或漏极区213的边缘254及256上形成绝缘材料250，使得硅化物不会形成在栅极电极214、源极区211和/或漏极区213的顶部表面的边缘254及256。在本发明的实施例中，通过绝缘材料250形成在栅极电极214、源极区211和/或漏极区213的边缘254及256之上，可自栅极电极214的顶部延伸一导电路径至源极区211和/或漏极区213，因此可降低栅极至源极的漏电流Igs。
根据本发明的实施例所得的晶体管282及292，其栅极至源极间具有较佳的绝缘能力。
本发明的实施例特别有利于高电压元件的应用，例如，晶体管的临界电压Vt介于0.8V-2.5V、栅极至源极电压Vgs约大于10V且漏极至源极电压Vds约大于10V的元件。在一实施例中，通过绝缘材料250可避免在边缘254及256形成硅化物，而所形成的晶体管具有栅极至源极电压Vgs约40V，而漏极至源极电压Vds约40V，以及非常低的栅极至源极漏电流Igs，例如，在高Vgs下(例如约40V)Igs约小于1×10-12安培。本发明的实施例也可制造具有其他电压及电流的晶体管。本发明的实施例可用于高电压以及低电压的应用或其他同一晶片上具有高电压及低电压晶体管282及292的半导体元件。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下半导体元件100工作部件102高电压n阱104高电压p阱106高电压晶体管122N+区110源极区124漏极区126区域128栅极介电层112栅极电极114硅化物120a、120b、130a、130b侧壁间隙壁116、118工作部件202p型阱204n型阱206浅沟槽绝缘208N+区210源极区211漏极区213栅极电极214栅极介电层212侧壁间隙壁216、218绝缘材料250
光致抗蚀剂层252边缘254、256晶体管282硅化区270a、270b、270c
权利要求
1.一种半导体元件，其特征在于，该半导体元件包括一栅极电极；一源极区以及一漏极区，分别位于该栅极电极的外侧；一硅化区，位于该栅极电极、该源极区或该漏极区之上；以及一非硅化区，相邻于该硅化区，位于该栅极电极、该源极区或该漏极区顶部表面边缘区之上。
2.根据权利要求1所述的半导体元件，其特征在于，该硅化区与该非硅化区位于该栅极电极、该源极区及该漏极区的顶部表面。
3.根据权利要求1所述的半导体元件，其特征在于，更包括一绝缘材料，位于该非硅化区之上。
4.根据权利要求1所述的半导体元件，其特征在于，该非硅化区的宽度小于0.5μm。
5.根据权利要求1所述的半导体元件，其特征在于，该栅极电极、该源极区及该漏极区构成一晶体管，其中该晶体管的临界电压0.8V-2.5V，栅极至源极电压不小于10V，漏极至源极电压不小于10V。
6.一种半导体元件，其特征在于，该半导体元件包括一栅极电极，包括一侧壁及一第一顶部表面；一源极区及一漏极区，分别具有一第二顶部表面及一第三顶部表面；一第一介电材料，至少位于该栅极电极的该侧壁；以及一第二介电材料，位于该第一介电材料之上，其中该第二介电材料延长自该第一顶部表面至第二顶部表面或第三顶部表面的一电子导电路径。
7.根据权利要求6所述的半导体元件，其特征在于，该第二介电材料位于该第一顶部表面的边缘。
8.根据权利要求6所述的半导体元件，其特征在于，该第二介电材料位于该第二顶部表面或该第三顶部表面的边缘。
9.根据权利要求6所述的半导体元件，其特征在于，更包括一硅化区，位于部分该栅极电极、该源极区或该漏极区之上。
10.一种形成半导体元件的方法，其特征在于，该形成半导体元件的方法包括提供一工作部件；在该工作部件上形成一栅极介电材料；在该栅极介电材料上形成一栅极电极材料；图案化该栅极电极材料及该栅极介电材料，形成具有侧壁的一晶体管的一栅极电极及一栅极介电层；至少在该栅极电极的侧壁形成一第一介电材料；在该栅极电极及该栅极介电层外侧的该工作部件中分别形成一源极区及一漏极区；以及在该第一介电材料以及该栅极电极、该源极区或该漏极区的顶部表面的边缘上形成一第二介电材料。
11.根据权利要求10所述的形成半导体元件的方法，其特征在于，更包括在该第二介电材料以外的栅极电极、该源极区或该漏极区形成一硅化物区域。
12.根据权利要求11所述的形成半导体元件的方法，其特征在于，该栅极电极、该源极区或该漏极区包括一半导体材料，其中该硅化物的形成方法包括在该第二介电材料上沉积一导电材料并露出部分该栅极电极、该源极区或该漏极区；加热该工作部件，使该导电材料的一第一部分与该栅极电极、该源极区或该漏极区的该半导体材料相结合，其中该导电材料的一第二部分并不与该半导体材料相结合；以及移除该导电材料的该第二部分。
13.根据权利要求10所述的形成半导体元件的方法，其特征在于，该第二介电材料的形成方法包括在该工作部件的顶部表面沉积该第二介电材料；在该第二介电材料上、该栅极电极的边缘、该源极区的边缘或该漏极区的边缘上形成一掩膜材料；自该栅极电极的一中心区域上、部分该源极区上或部分该漏极区上移除部分该第二介电材料；以及自该第二介电材料上移除该掩膜材料。
14.根据权利要求10所述的形成半导体元件的方法，其特征在于，该第一介电材料的形成方法包括在该栅极电极的侧壁、该栅极介电层的侧壁以及该工作部件的顶部表面形成一第一绝缘材料；在该第一绝缘材料上形成一第二绝缘材料；以及非等向性蚀刻该第二绝缘材料以及该第一绝缘材料留下该栅极电极及该栅极介电层侧壁上该第二绝缘材料及该第一绝缘材料，以及留下位于该第二绝缘材料下的该工作部件顶部表面上的该第一绝缘材料。
全文摘要
本发明提供一种半导体元件及其形成方法，包括一栅极电极以及接近该栅极电极的一源极区与一漏极区。一硅化区位于该栅极电极、该源极区或该漏极区的顶部表面上。一非硅化区，邻近该硅化区并位于该栅极电极、该源极区或该漏极区顶部表面的边缘。本发明所述的半导体元件及其形成方法，改善了传统硅化制程所产生的问题，避免硅化物形成在栅极电极以及/或源极及漏极的边缘，从而使漏电流降低。
文档编号H01L21/336GK101043052SQ20061014105
公开日2007年9月26日 申请日期2006年9月28日 优先权日2006年3月23日
发明者吴成堡, 曾健庭, 汤乾绍 申请人:台湾积体电路制造股份有限公司