专利名称：半导体元件及其制造方法
技术领域：
本发明是有关于一种半导体元件及其制作方法，且特别是有关于同时具
有静态随机存取记忆体(static random access memory, SRAM)中电容器的功能 与快闪记忆体(flashmemory)的功能的一种半导体元件及其制作方法。
背景技术：
当半导体进入深次微米(deep sub-micron)的制程时，元件的尺寸逐渐縮 小，对于记忆体元件而言，也就是代表记忆胞尺寸愈来愈小。另一方面，随 着信息电子产品需要处理、储存的数据日益增加，这些信息电子产品中所需 的记忆体容量也就愈来愈大。
随机存取记忆体(random access memory, RAM)为一种应用于信息电子产 品中的记忆体。随机存取记忆体元件主要可以分为动态随机存取记忆体 (dynamic random access memory, DRAM)及静态随丰几存取i己十乙体(static random access memory, SRAM)。静态随机存取记忆体的优点在于快速操作 及低耗电，且相较于动态随机存取记忆体，静态随机存取记忆体不须进行周 期性充电更新，因此在设计及制造上较为简单，因而使得静态随机存取记忆 体被广泛应用于信息电子产品中。
由于静态随机存取记忆体为一种挥发性(volatile)记忆体，它是用记忆胞 内的晶体管导电状态来储存数据，因此至静态随机存取记忆体的电力消除后， 在静态随机存取记忆体中所储存的数据将完全的消失。另一方面，非挥发性 记忆体由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据 在断电后也不会消失，所以非挥发性记忆体亦为个人计算机和电子设备所广 泛采用的一种记忆体元件。
随着科技不断地进步，信息电子产品所需要处理、储存的数据日益增加， 且同时需兼顾轻薄短小、方便携带等特性。因此，发展一种能够兼具快速操作与存入的数据在断电后也不会消失的半导体元件是相当有必要的。
发明内容
本发明的目的在于提供一种半导体元件的制造方法，其可以将静态随机 存取记忆体中电容器的制程与记忆胞区的快闪记忆体的制程整合，以减少制 程步骤。
本发明的另一目的是在于提供一种半导体元件，其可以同时具有静态随 机存取记忆体中电容器的功能与快闪记忆体的功能。
本发明提出一种半导体元件的制造方法。此方法是先提供具有电路区、 电容区与记忆胞区的第一导电型的基底。然后，于电容区的基底中形成沟渠。 接着，于记忆胞区的基底上形成第一介电层与第一导体层。而后，于基底上 形成第二介电层。第二介电层是由氧化硅层/氮化硅层/氧化硅层所组成。随 后，移除电路区的第二介电层。随后，于电路区的基底上形成第三介电层。 然后，于基底上形成第二导体层。接着，于记忆胞区定义出第一闸极结构。 而后，于电路区定义出第二闸极结构，以及于电容区定义出电容结构。之后， 于第一闸极结构、第二闸极结构与电容结构二侧的基底中形成第二导电型的 惨杂区。
依照本发明实施例所述的半导体元件的制造方法，上述的沟渠的形成方 法例如可以是先于基底中形成多个浅沟渠隔离结构。然后，移除电容区的浅 沟渠隔离结构。
依照本发明实施例所述的半导体元件的制造方法，上述的第一介电层与 第一导体层的形成方法例如是先依次于基底上形成介电材料层与导体材料 层。然后，于基底上形成图案化罩幕层，此图案化罩幕层覆盖记忆胞区的至 少部分导体材料层。接着，以图案化罩幕层为罩幕，移除部分导体材料层与 介电材料层。之后，移除图案化罩幕层。
依照本发明实施例所述的半导体元件的制造方法，上述之定义出第一闸 极结构的方法例如是先于基底上形成图案化罩幕层，此图案化罩幕层覆盖电 路区与电容区的第二导体层，以及覆盖记忆胞区的第一导体层上方的至少部 分第二导体层。然后，以图案化罩幕层为罩幕，移除部分第二导体层、第二 介电层、第一导体层与第一介电层。之后，移除图案化罩幕层。依照本发明实施例所述的半导体元件的制造方法，上述的定义出第二闸 极结构与电容结构的方法，例如是先于基底上形成图案化罩幕层，此图案化
罩幕层覆盖忆胞区、电路区的至少部分第二导体层，以及覆盖沟渠上方与周 围的第二导体层。然后，以图案化罩幕层为罩幕，移除部分第二导体层、第 二介电层与第三介电层。之后，移除图案化罩幕层。
本发明另提出一种半导体元件。此半导体元件包括第一导电型的基底、 导体层、介电层与第二导电型的掺杂区。基底中具有沟渠。导体层配置于基 底上，并填满沟渠。介电层配置于导体层与基底之间。介电层是由氧化硅层/ 氮化硅层/氧化硅层所组成。掺杂区配置于导体层二侧的基底中。
依照本发明实施例所述的半导体元件，上述的导体层的材料例如为多晶硅。
本发明将静态随机存取记忆体中电容器的制程与记忆胞区的快闪记忆体 的制程整合，因此可以达到减少制程步骤的目的。此外，在制造过程中，本 发明利用氧化硅层/氮化硅层/氧化硅层同时作为记忆胞区的快闪记忆体的闸 间介电层以及电容区的电容器的电容介电层，因此使得电容介电层具有较大 的介电常数而提高了电容器的稳定度与电容量。另外，本发明还可以籍由调 整沟渠的深度来增加电容器的电容量，茵此可以进一步达到縮小电容区面积 的目的。
重要的是，在本发明中，静态随机存取记忆体的电容器结构亦可作为具 有SONOS结构的快闪记忆体使用。
图1A至图1F为依照本发明实施例所绘示的半导体元件之制造流程剖面图。
图中100—基底，101—电路区，102—浅沟渠隔离结构，103—电容区， 104—沟渠，105—记忆胞区，106、 112、 116、 126b—介电层，108、 118、 126a —导体层，110、 114、 122、 128—图案化罩幕层，120、 124—闸极结构，120a 一控制闸极，120b—闸间介电层，120c—浮置闸极，120d-穿隧介电层，124a —闸极，124b—闸介电层，126—电容结构，130—掺杂区。
具体实施例方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了 解，下面结合具体图示，进一步阐述本发明。
图1A至图1F为依照本发明实施例所绘示的半导体元件的制造流程剖面 图。首先，请参照图1A，提供基底100。基底100为第一导电型的硅基底。 基底100具有电路区101、电容区103与记忆胞区105。然后，于基底100 中形成浅沟渠隔离结构102。浅沟渠隔离结构102的深度可以介于0. 25 n m 至0.4 um之间。接着，移除电容区103的浅沟渠隔离结构102，以于电容 区103的基底100中形成沟渠104。
然后，请参照图1B，于记忆胞区105的基底100上形成介电层106与导 体层108。介电层106与导体层108的形成方法可以是先依次于基底100上 形成介电材料层(未绘示)与导体材料层(未绘示)。介电材料层例如是氧化硅 层，其形成方法可以是化学气相沉积法。介电材料层的厚度例如介于50 A 至200 A之间。导体材料层可以是多晶硅层，其形成方法可以是化学气相沉 积法。导体材料层的厚度例如为2000A。然后，于基底100上形成图案化罩 幕层110。图案化罩幕层110覆盖记忆胞区105的至少部分导体材料层。图 案化罩幕层110的材料例可以是光阻。接着，以图案化罩幕层110为罩幕， 移除部分导体材料层与介电材料层，以形成导体层108与介电层106。移除 部分导体材料层与介电材料层的方法可以是进行蚀刻制程。
捧着，请参照图1C，移除图案化罩幕层110。然后，于基底100上共形 地(conformally)形成介电层112。介电层112是由氧化硅层/氮化硅层/氧化
硅层(0N0层)所组成，其形成方法可以是以化学气相沉积法依次于基底roo
上形成第一层氧化硅层、氮化硅层与第二层氧化硅层。第一层氧化硅层的厚 度可以为100 A。氮化硅层的厚度可以为90 A。第二层氧化硅层的厚度可以 为60 A。接着，于基底100上形成图案化罩幕层114。图案化罩幕层114覆 盖电容区103与记忆胞区的介电层112。图案化罩幕层114的材料可以为光 阻。而后，以图案化罩幕层114为罩幕，移除电路区101的介电层112。移 除电路区101的介电层112的方法可以是进行蚀刻制程。然后，于电路区101 的基底100上形成介电层116。介电层116的材料可以为氧化硅，其形成方 法可以是热氧化法。介电层116的厚度例如为30 A。而后，请参照图1D，移除图案化罩幕层114。然后，于基底100上形成 导体层118。导体层118的材料例如是多晶硅，其形成方法例如是化学气相 沉积法。导体层118的厚度例如为1500 A。接着，于记忆胞区105定义出闸 极结构120。于记忆胞区105定义出闸极结构120的方法，例如可以是先于 基底100上形成图案化罩幕层122。图案化罩幕层122覆盖电路区101与电 容区103的导体层118，以及覆盖记忆胞区105的导体层108上方的至少部 分导体层118。图案化罩幕层122的材料例如为光阻。然后，以图案化罩幕 层122为罩幕，移除部分导体层118、介电层112、导体层108与介电层106， 以定义出控制闸极120a、闸间介电层120b、浮置闸极120c与穿隧介电层120d 而构成闸极结构120。移除部分导体层118、介电层112、导体层108与介电 层106的方法例如是进行蚀刻制程。
然后，请参照图1E，移除图案化罩幕层122。然后，于电路区101定义 出闸极结构124，以及于电容区103定义出电容结构126。于电路区101定义 出闸极结构124以及于电容区103定义出电容结构126的方法，例如是先于 基底100上形成图案化罩幕层128。图案化罩幕层128覆盖忆胞区105、电路 区101的至少部分导体层118，以及覆盖沟渠104上方与周围的导体层118。 图案化罩幕层128的材料例如为光阻。然后，以图案化罩幕层128为罩幕， 移除部分导体层118、介电层112与介电层116，以于电路区101定义出闸极 124a与闸介电层124b而构成闸极结构124，以及于电容区103定义出导体层 126a与介电层126b，其中导体层126a、介电层126b与基底100构成电容结 构126。
之后，请参照图1F，移除图案化罩幕层128。然后，于闸极结构120、 闸极结构124与电容结构126 二侧的基底100中形成第二导电型的掺杂区 130。因此，位于电容区103的电容结构126与掺杂区130亦可作为具有S0N0S 结构的快闪记忆体。
以下将以图1F中的电容区103来对本发明中的半导体元件作说明。 请参照图1F，本发明中的半导体元件包括第一导电型的基底IOO、导体 层126a、介电层126b与第二导电型的掺杂区130。基底100中具有沟渠104。 导体层126a配置于基底IOO上，并填满沟渠104。介电层126b配置于导体 层126a与基底100之间。介电层126b是由氧化硅层/氮化硅层/氧化硅层所组成。掺杂区130配置于导体层126a 二侧的基底中。导体层126a、介电层 126b与基底100构成电容结构126。由于由氧化硅层/氮化硅层/氧化硅层所 组成的介电层126b具有较大的介电常数，因此可以提高电容结构126的稳定 度与电容量。此外，本发明亦可籍由增加沟渠104的深度来增加介电层126b 的面积，进而提高电容结构126的电容量，并可达到縮小电容区103的面积 的目的。
特别一提的是，由于介电层126b是由氧化硅层/氮化硅层/氧化硅层所组 成，因此电容结构126与掺杂区130亦可构成具有SONOS结构的快闪记忆体。
综上所述，本发明将静态随机存取记忆体中电容器的制程与记忆胞区的 快闪记忆体的制程整合，因此可以达到减少制程步骤的目的。
此外，由于本发明利用氧化硅层/氮化硅层/氧化硅层来作为静态随机存 取记忆体中的电容器的电容介电层，因此电容区的电容器结构亦可作为具有 SONOS结构的快闪记忆体。
另外，本发明利用氧化硅层/氮化硅层/氧化硅层来作为静态随机存取记 忆体中的电容器的电容介电层，因此使得电容介电层具有较大的介电常数， 因而提高电容器的稳定度与电容量。
再者，由于本发明的电容器的一部分位于沟渠中，因此可通过调整沟渠 的深度来增加电容量，而不需要额外增加电容区的面积来提高电容量。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行 业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明 书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下， 本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范 围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
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权利要求
1、一种半导体元件的制造方法，其特征在于，包括提供第一导电型的基底，所述基底具有电路区、电容区与记忆胞区；于所述电容区的所述基底中形成沟渠；于所述记忆胞区的所述基底上形成第一介电层与第一导体层；于所述基底上形成第二介电层，所述第二介电层是由氧化硅层/氮化硅层/氧化硅层所组成；移除所述电路区的所述第二介电层；于所述电路区的所述基底上形成第三介电层；于所述基底上形成第二导体层；于所述记忆胞区定义出第一闸极结构；于所述电路区定义出第二闸极结构，以及于所述电容区定义出电容结构；以及于所述第一闸极结构、所述第二闸极结构与所述电容结构二侧的所述基底中形成第二导电型的掺杂区。
2、 根据权利要求1所述的半导体元件的制造方法，其特征在于，其中所 述沟渠的形成方法包括于所述基底中形成多个浅沟渠隔离结构；以及 移除所述电容区的所述浅沟渠隔离结构。
3、 根据权利要求1所述的半导体元件的制造方法，其特征在于，其中所 述第一介电层与所述第一导体层的形成方法包括依次于所述基底上形成介电材料层与导体材料层；于所述基底上形成图案化罩幕层，所述图案化罩幕层覆盖所述记忆胞区 的至少部分所述导体材料层；以所述图案化罩幕层为罩幕，移除部分所述导体材料层与所述介电材料 层；以及移除所述图案化罩幕层。
4、 根据权利要求1所述的半导体元件的制造方法，其特征在于，其中定 义出所述第一闸极结构的方法包括于所述基底上形成图案化罩幕层，所述图案化罩幕层覆盖所述电路区与 所述电容区的所述第二导体层，以及覆盖所述记忆胞区的所述第一导体层上方的至少部分所述第二导体层； '以所述图案化罩幕层为罩幕，移除部分所述第二导体层、所述第二介电 层、所述第一导体层与所述第一介电层；以及移除所述图案化罩幕层。
5、 根据权利要求1所述的半导体元件的制造方法，其特征在于，其中定 义出所述第二闸极结构与所述电容结构的方法包括于所述基底上形成图案化罩幕层，所述图案化罩幕层覆盖所述记忆胞区、 所述电路区的至少部分所述第二导体层，以及覆盖所述沟渠上方与周围的所 述第二导体层；以该图案化罩幕层为罩幕，移除部分所述第二导体层、所述第二介电层 与所述第三介电层；以及 移除该图案化罩幕层。
6、 一种半导体元件，包括-第一导电型的基底，所述基底中具有沟渠； 导体层，配置于所述基底上，并填满所述沟渠；介电层，配置于所述导体层与所述基底之间，所述介电层是由氧化硅层/ 氮化硅层/氧化硅层所组成；以及第二导电型的掺杂区，配置于所述导体层二侧的所述基底中。
7、 根据权利要求6所述的半导体元件，其特征在于，其中所述导体层的 材料包括多晶硅。
全文摘要
一种半导体元件的制造方法。此方法是先提供具有电路区、电容区与记忆胞区的第一导电型的基底。然后，于电容区的基底中形成沟渠。接着，于记忆胞区的基底上依次形成第一介电层与第一导体层。而后，于基底上形成ONO层。之后，移除电路区的ONO层。随后，于电路区的基底上形成第三介电层。然后，于基底上形成第二导体层。接着，于记忆胞区定义出第一闸极结构。而后，于电路区定义出第二闸极结构，以及于电容区定义出电容结构。之后，于第一闸极结构、第二闸极结构与电容结构二侧的基底中形成第二导电型的掺杂区。
文档编号H01L27/115GK101609815SQ20081003910
公开日2009年12月23日 申请日期2008年6月18日 优先权日2008年6月18日
发明者李秋德 申请人:和舰科技(苏州)有限公司