专利名称：用于半导体元件的叠层晶粒封装结构及其方法
技术领域：
本发明涉及一种半导体封装，还具体而言，是一种用于半导体元件的叠层晶粒封
装结构及其方法。
背景技术：
集成电路晶粒(dice)或芯片(chips)尺寸很小，一般矩形集成电路元件是由如 硅晶片等其上制有多种集成电路元件的半导体晶片切割而成。传统上，集成电路的裸晶粒 会被封装以保护它们不发生腐蚀(corrosion)现象，其是通过将它们密封在晶粒封装材料 中。如此封装可有效保护集成电路晶粒，但对于某些需要致密晶粒封装的多芯片应用而言 其结构过大。因此工业上的需求驱使着集成电路封装不断进行改善，增加其在散热与电性 方面的性能，并减少其尺寸及制造成本。在半导体元件领域中，其元件密度不断地增加且尺 寸不断地縮小。为了因应上述情况，在如此高密度的元件中，对于封装或互连技术的需求也 随之增加。焊料凸块(solder bump)可通过使用焊料(solder)复合材料来形成。业界已 熟知覆晶(flip-chip)技术为一种将晶粒与组装的基板电性连接的技术，例如印刷电路板 (printed wiring board, PWB)。芯片封装的功能包含电力分布、信号分布、散热、保护及支 撑等。随着半导体变得愈加复杂，传统的封装技术例如导线架封装(lead frame package)、 软质封装(flex package)及硬质封装(rigid package)等并无法达到生产具有高密度元 件小型芯片的要求。 一般而言，阵列式封装，例如球门阵列(ball grid array, BGA)封装 于相对的封装表面区域能提供高密度的互连。 一般球门阵列封装含有会引起高阻抗的回旋 (convoluted)信号路径，且其低效率的热路径会导致差劲的散热性能。随着封装密度的增 加，元件的散热变得越来越重要。为了达到新世代电子产品的封装要求，业界付出了不少努 力开发可靠、成本效益高、体积小及高性能的封装。其需求为如减低电子信号传播的延迟、 减低整体元件面积及还自由的输入/输出连接垫布局。 近来，集成电路(芯片)封装技术已成为发展还高性能封装集成电路的瓶颈。由 于元件封装的微型化需求，多芯片模块(multi-chips module,MCM)已被普遍使用于元件封 装及电子元件中。通常多芯片模块封装主要包含至少两芯片封装于其中，以提升其封装的 电性性能。 如图6所示，美国专利公开第20040070083号中公开了一种多芯片封装。其为一 种叠层覆晶封装，包含两个芯片载体(carrier)，两载体均含有至少一个芯片及多个焊料凸 块形成于芯片与芯片载体进行电性连接的有效面(active surface)上。 一第一芯片载体 与一第二芯片载体以背对背方式连接，其经由一绝缘粘合剂(insulating adhesive)涂布 在此第一芯片载体上的第一芯片的非有效面(inactive surface)及第二芯片载体上的第 二芯片的非有效面所达成。两非有效面被接合在一起形成一多芯片模块。此多芯片模块的 顶面及底面均可与其它元件电性连接，因此可排除覆晶技术中关于垂直叠层芯片的部分障 碍，还可增加封装结构中芯片排列的弹性。 图6为现有技术中一种多覆晶半导体封装结构的截面视图。此多覆晶半导体封装的较佳实施例几乎与前述第一个实施例相同，唯一不同之处在于此实施例中将前述实施例 所述的至少两个多芯片模块进行垂直叠层。因为多芯片模块2'是通过背对背方式连接第一 芯片载体20'与第二芯片载体23〃所形成，此多芯片模块2'的顶面230'及底面200'上可 形成多个连接垫203'及233'来与其它多芯片模块或其它元件进行电性连接。如图所示， 此现有技术的多芯片模块还包含上层多芯片模块2'及下层多芯片模块2〃 ，其中上层多芯 片模块2'的第一芯片载体20'是通过多个焊料凸块28与下层多芯片模块2〃的第二芯片 载体23"电性连接，因此，可让芯片封装于多芯片模块2'之中以与下层多芯片模块2〃的 第一基底20"电性连接，之后再通过设置于第一芯片载体20"背面的多个焊锡球(solder ball) 29"与外部元件电性连接。 因为现有技术的设计结构含有过多叠层的介电层(dielectric layer)及密封化 合物(sealed compound)，其散热性极差，因此减低了这类元件的性能。这些介电层的机械 性质非为「弹性/软性」，因此会导致热膨胀系数(coefficient of thermal expansion, CTE)不合的问题，其中缺少可释放压力的缓冲层。在封装的热循环(thermal cycle)及运 作之下其设计架构并不可靠。再者，其为同尺寸晶粒的设计，内部核心并不包含玻璃纤维 (fiber glass)，且其互连通孔的工艺过于复杂。 因此，本发明提供一种封装结构，可克服上述的问题，并且提供较佳的元件性能。
发明内容
本发明的一目的在于提供一种半导体元件封装(芯片组装)，其包含芯片及导电
布线，可提供一种低成本、高性能及高可靠度的封装结构。 本发明的另一目的在于提供一种用于半导体元件的叠层结构。 本发明的另一目的在于提供一种方便、低成本的方法来制造半导体多晶粒封装。 —方面，本发明提出一种用于半导体元件的第一多晶粒封装结构，其包含一种
具有晶粒容纳窗格(die receiving window)及互连通孑L (inter—connecting through
holes)形成于其中的基底；一第一层半导体晶粒，其是通过背对背方式形成于第二层半导
体晶粒之下并置于晶粒容纳窗格的内，其中此第一多晶粒封装含有形成于第一层半导体晶
粒之下的第一层接触垫，其中此第一层半导体晶粒具有一第一增层(build up layer,BUL)
形成于其下以耦合至此第一层半导体晶粒的第一接合垫(bondingpad);—第二层接触垫
形成于此第二层半导体晶粒之上，其中此第二层半导体晶粒具有一第二层增进层形成于其
上，以耦合至此第二层半导体晶粒的第二接合垫；及形成导电凸块于此第一层增进层之下，
以耦合至此第一层接触垫(contact pad)。 —种形成多晶粒封装结构的方法，包含将第二晶粒(以晶片形式)的有效面贴 覆在第二胶带(second t即e)，并将第一晶粒(晶片形式)背面贴覆在第一胶带(具有晶 粒粘附材料的带-晶粒粘着膜(die attached film，DAF))上。接着于设置期间，第一胶 带(具有晶粒粘着膜)会进行拣选及放置(Pick and place)步骤将晶粒置于具有对准图 形(alignment pattern)的第二胶带背面，其对准图形是用于在放置过程中达成精确的对 位。其后，晶粒粘着材料会被固化(cured)。晶粒粘着膜最好包含下列成分(l)环氧树脂 (印oxy resin)及酚树月旨(phenol resin) ;(2)丙烯酸橡胶(acrylicrubber)及(3)硅填 充物。环氧树脂及酚树脂的功能为耐热性佳并具有低热膨胀系数的性质；丙烯酸橡胶的功能为减低压力；而硅填充物的功能为粘着力佳。因此，此晶粒粘着膜会具有较高的耐热回焊 性(reflowresistance)、较佳的温度循环测试(temperature cycling test，TCT)阻性、以 及较高的粘着力。硅填充物中硅粒子的尺寸低于一微米(micron-meter)。硅填充物的重量 百分比则低于百分之十。 第一晶粒及第二晶粒是从切割过的芯片中挑选出来放置于晶粒配置工具(die placement tool)上，并将第二晶粒的有效面吸至晶粒放置工具上。下一步则为将具有晶 粒容纳窗格的基底与第一晶粒及第二晶粒对准，并通过粘胶粘附于晶粒放置工具上。其中 此基底含有互连通孔；一砂心胶合剂(core paste)材料形成于第一晶粒、第二晶粒及晶粒 容纳窗格侧壁边缘之间的间隙中；一面板状(panel)晶片粘附于晶粒放置工具上。接下来 则是将第一下介电层涂布在第一晶粒的有效面上，并露出基底的第一接合垫及第一接触垫 (连接至互连通孔)。 一下重布层(redistribution layer, RDL)耦合至第一接合垫；一第 二下介电层形成于下重分布层上并露出第一接触垫以形成第一底层凸块金属(under bump metal， UBM)结构；之后粘胶会被消除以将晶粒配置工具与面板状晶片分离，接着清理第二 晶粒的有效面；一第一上电介质层形成并露出第二晶粒的第二接合垫及基底的第二接触 垫；一上重布层形成来与此第二接合垫耦合，并形成一第二上电介质层露出其第二接触垫 以形成第二底层凸块金属结构。 此方法还包含形成一隔离基部(isolation base)的步骤，其具有粘着材料覆在上 重布层及/或第二上介电层上(第二上介电层可置换为粘着材料)，接着将此隔离基部固 化。在从晶粒放置工具中分开后使用一载体支持此面板晶片，并在第一上电介质层形成之 前保护下重布层。其还包含在第一上增层形成之后，从载体上分开面板的步骤，接着清理其 下表面，并执行锡球设置动作形成导电球体。第二面板会对准并置于第一板上使得球门阵 列与底层凸块金属的熔体接触，接着施以回焊步骤形成叠层封装中的互连结构。
图1表示了根据本发明一半导体芯片封装的截面视图；图2表示了根据本发明实施例的一半导体芯片封装的截面视图；图3表示了根据本发明实施例的一半导体芯片封装的截面视图；图4表示了根据本发明实施例的一半导体芯片封装的截面视图；图5表示了根据本发明另一实施例一半导体芯片封装的截面视6表示了根据现有技术半导体芯片封装的截面视图。主要元件符号说明2多覆晶半导体封装2'多芯片模块2"多芯片模块2a芯片2b芯片2c芯片2n芯片4砂心胶合材料
6核心基底8互连通孔10芯片粘着材料12b接合垫14a下(第二 )重布层14b重布层16a第三介电层16b第一介电层18a第四介电层18b第二介电层20上隔离底座20'第一芯片载体20"第一基底22导电凸块23第二芯片载体23〃第二芯片载体24a接触金属垫24b接触金属垫(第一接触垫)28焊锡凸块29〃焊锡球40焊锡(导电)凸块42封装44封装50基底52芯片容纳窗格54互连通孔56上接触垫58下接触垫60上增层62下增层200，底面203，接合垫230'顶面233'接合垫
具体实施例方式
本发明将以较佳实施例及伴随的图示做还详细的说明。然而，应了解本发明的较 佳实施例仅为了说明。除了在此提及的较佳实施例之外，本发明可具有广泛的其它实施方 式，而不仅是在此明确描述的实施方式。并且本发明的范围并不受限于其它特定表示方式，仅以权利要求范围为主。 本发明公开一种用于半导体装置的多层封装(multi-package)结构。本发明提供 一种半导体芯片组合，其包含如图1至图5所示的多种芯片。每个个别封装的主要元件及 结构大致相同。其实施例将于后方描述。 此封装包含至少两芯片2a及2b，其由砂心胶合材料4所围绕，并嵌入一核心基底 6之中，其具有穿透核心基底6的互连通孔8。围绕的砂心胶合材料4形成于芯片2a及2b 的侧壁之间。此砂心胶合材料4可作为缓冲层，以释放热应力(thermal stress)。须注意 这些芯片是通过芯片粘着材料10以背对背机制的构型进行叠层，如所谓的「晶粒粘着膜-B 阶段胶带(DAF-B stage t即e)」。在一例中，下层芯片2a是颠倒形成于芯片2b之下。其上 方是指具有接合垫的有效面。晶粒粘着材料10附于芯片2b的下方，其可具有弹性可吸收 热产生的热应力。 互连通孔8是通过重布层14b以耦合至芯片2b的接合垫12b。 一上增层60形成 于芯片2b及砂心胶合材料4之上，并形成重布层14b。下表面也形成一下增层62。上增层 60包含一第一介电层16b形成于上芯片2b之上，而下(第一 )重布层14b形成于第一介 电层16b之上。第一介电层18b覆于上(第一 )重布层14b上。 一上隔离底座20选择性 地形成于第二介电层18之上，以用于激光标记。同样地，下增层62形成于芯片2a及其砂 心胶合材料4之上，并形成重布层14a。下增层62包含一第三介电层16a，其形成于下芯片 2a及下(第二)重布层14a之上，以形成第三介电层16a。第四介电层18a覆在下(第二 ) 重布层14a之上。此第四介电层18a具有开口露出部分重布层14a，而导电凸块22则在此 开口上形成，以连接至重布层14a(即底层凸块金属结构，图中未表示)。
—第一接触垫(底层凸块金属结构，图中未表示)24b及一第二接触垫24a分别与 互连通孔8的两末端连接。第一接触垫24b是形成于上重布层14b之下，并分别对准互连 通孔8。第二接触垫24a是形成于下重布层14a之上，并分别对准至互连通孔8。接触金属 垫24a及24b可为铜/镍/金垫或其它金属垫。 隔离底座20是叠层在上增层60上。例如，隔离底座20是由环氧化FR4/FR5、聚酰 亚胺(polyimide，PI)、双马来酰亚胺三氮杂苯树脂(bismaleimide-triazine，BT)所组成， 最好是其中有玻璃纤维形成的聚酰亚胺或双马来酰亚胺三氮杂苯树脂类底座。第一或第二 重布层是通过电镀(electroplating)或刻蚀(etching)方法形成。铜(及/或镍)电镀 工艺会持续进行至其铜层达到所需的厚度为止。上重布层会延伸出区域外以容纳芯片，此 即为扩散型(或扇出型fan-out)封装架构。砂心胶合材料4包覆着晶粒2a及2b，其可由 树脂、化合物、硅橡胶、聚酰亚胺、双马来酰亚胺三氮杂苯树脂或有机材料形成。
本发明第二实施例于图2上一实施例类似。此实施例省略了隔离底座部位并含有 顶接触垫形成于第二介电层18b之中，其包含底层凸块金属结构。 另外，此实施例亦可包含第一实施例的两封装单元，并以图3所示的并列 (side-by-side)架构方式来进行封装，其并列架构中包含了晶粒2a、2b、2c及2n。
此外，晶粒可为与其它不同形式的晶粒。例如，其可为存储器、互补式金氧半导体 影像传感器(CMOS Image Sensor)、微控制器(Mirco-Controller Unit，MCU)、射频(radio frequency, RF)、模拟及/或被动元件等。 请参考图4，其是通过第一实施例中两个以上的封装单元所构成，其上层封装44的焊锡(导电)凸块40是与下层封装42之上重布层耦合。此外，其隔离底座可形成于上 层单元上。 实施例中晶粒的尺寸会随上层至下层而变小。此芯片尺寸越小，砂心胶合材料所 占区域越大。在此架构设计下，下层晶粒的核胶区域为其最大，以强化其机械支撑来叠载上 层的封装结构。 图5说明了本发明的基底50结构。基底50包含预先形成的晶粒容纳窗格(开 口 ) 52及预先形成于基底50中的互连通孔54。上接触垫及下接触垫56及58分别形成于 互连通孔54的两末端。 实施例中晶粒是设置成叠层结构，其通过用金属互连结构的焊接或钻出通孔再形 成导电互连结构的方式来以进行封装面板的叠层。其面板级最终测试(panel level final testing)适用于各种面板结构，且每一封装面板都可采用具有扩散/扇出结构的面板级封 装工艺。其亦提供了一种可修复结构(r印airable)，可通过去焊(de-soldering)步骤进行 修复。实施例中被动元件是通过表面粘着技术(surface mount technique, SMT)叠层在顶 部。并列设置架构为可行的设计。由于每一封装结构与印刷电路板具有相同的热膨胀系数 (使用相同的核胶材料_双马来酰亚胺三氮杂苯树脂或FR5)，故本发明可提供较佳的可靠 度(reliability)。其缓冲层及介电层具有弹性可释放硅与印刷电路板基底/双马来酰亚 胺三氮杂苯树脂之间的热应力。此设计适用于良裸晶(known good die, KGD)工艺(即拣 选良品的步骤)。本发明为环保的「绿色封装」设计。 本发明提供了一种形成多晶粒封装结构的方法，其包含将第二晶粒(晶片形式) 的有效面粘附在一第二胶带上及将第一晶粒背面粘附在一第一胶带(具有晶粒粘着膜结 构的带)上。接着，于设置期间，此第一胶带(其第一晶粒背面下具有晶粒粘着膜)上的晶 粒被拣选及放置在具有对准图形的第二晶粒的背面，以达成精确对准的要求。接着，晶粒粘 着材料被固化使晶粒与晶粒之间(背对背)固定并使两晶粒互相粘合。
第一晶粒及第二晶粒(以背对背方式接合在一起)是从切割后的晶片(形成第二 晶片)中挑选出来放置于晶粒配置工具(具有对准图形及图形化胶材)上并将第二晶粒的 有效面吸至晶粒放置工具。下一步为将具有晶粒容纳窗格的基底与第一晶粒及第二晶粒配 置工具上，其中此基底包含互连通孔；砂心胶合(晶粒附着)材料以形成于第一晶粒、第二 晶粒及晶粒容纳窗格侧壁边缘之间的空隙中。接着在第一晶粒的有效面上涂布一第一下 介电质层，并露出第一接合垫及基底上的第一接触垫。 一下重布层耦合至此第一接合垫； 一第二下介电层则形成于下重布层上，并露出第一焊锡接触垫以形成第一底层凸块金属层 结构；除去粘胶以让面板状晶片可从晶粒放置工具上分离，并接着清理第二晶粒的有效面； 一第一上介电层形成并露出第二晶粒的第二接合垫及基底的第二接触垫；一上重布层形成 来耦合至此第二接合垫，且一第二上介电层形成并露出第二焊锡接触垫以形成第二底层凸 块金属结构。 本发明实施例中提出了形成晶粒叠层结构的另一方法，其包含准备具有对准图形 及图形胶(可为导热胶带或紫外线胶带)的第一晶粒配置工具，研磨(la卯ing)及切割该 第一晶片(变成晶粒)，及拣选与放置第一晶粒(良品)，是以其有效面放置并粘于晶粒配 置工具的图形胶上(注意第一晶粒的背面粘在晶粒附着膜的晶粒附着材料带)。下一步为 反转此第一晶粒配置工具(其上置有第一晶粒)并通过特别的对准靶(alignment target)对准并连接第二晶粒放置工具(此时，第一晶粒的背面粘在第二晶粒的背面)，接着，固化 此晶粒粘着膜上的晶粒粘着材料。下一步为除去第一晶粒放置工具上的图形胶(其可由热 或紫外光去除)。接下来的步骤类似前述步骤放置基底、填入砂心胶合材料、固化步骤、形 成下增层及上增层等。 此方法还包含形成隔离底座的步骤，其具有粘着材料覆于上重布层及/或第二上 介电层(第二上介电层可置换为在隔离基部下的粘着材料)之上，接着则为固化隔离基部。 一旦面板晶片从晶粒配置工具上分离，即使用一载体加以支撑，并在形成第一上介电层前 保护下重布层。其还包含在形成第一上增进层之后，从载体上分离封装面板的步骤，接着清 理下表面并执行锡球配置动作，以于底层凸块金属下形成导电球体。第二面板晶片是对准 并置于第一板状晶片上，使得球门阵列可接触熔融的底层凸块金属，再进行回焊步骤以形 成叠层封装中的的互连结构。 此方法还包含从切割道(scribe lines)进行切割封装面板的步骤，以分离此封 装。其重布层(位于增层中)是通过晶种金属(seed metal)或光刻胶(photoresist,PR) 的溅射形成重布层图形，再经由电镀铜/镍/金(或铜/金)、去光刻胶、及晶种金属湿刻蚀 (wet etching)等步骤形成重分布层的导电布线(trace)。 本发明在温度循环测试、坠落试验(drop test)及焊球剪力实验(ballshear test)中可提供较佳可靠度，因为其核心基底材料、隔离底座的性质及核心基底材料与隔离 底座的热膨胀系数(隔离底座及基底以含有聚酰亚胺或双马来酰亚胺三氮杂苯树脂的材 料为佳)是与印刷电路板的热膨胀系数相符，再者，其砂心胶合材料及具有弹性/延展性质 的增层可吸收热循环期间硅芯片及核心基底间产生的热机械应力。 因为隔离底座(双马来酰亚胺三氮杂苯树脂/FR5/FR4/聚酰亚胺等)内部具有玻 璃纤维，其强度高于上方的介电层，因此，其可避免增层受外力破坏，特别是在封装结构边 缘的区域。在重制(rework)步骤间易于进行焊锡球/凸块的还换因为具有隔离底座，正 常的锡球重制步骤并不会损伤封装的上表面。 虽然对本发明的较佳实施例提出说明，但本领域的熟习技艺者应可了解本发明并 不限于所描述的较佳实施例。事实上，可对本发明进行各种改变及修正，而仍不脱离其精神 与范畴，其应由权利要求范围所定义。
权利要求
一种用于半导体元件的多晶粒封装结构，其特征在于，包含一基底，具有晶粒容纳窗格及互连通孔形成其中；一第一层半导体晶粒，其是通过背对背方式形成于一第二层半导体晶粒下方并置于该晶粒容纳窗格内，其中该多晶粒封装包含第一层接触垫形成于该第一层半导体晶粒之下，该第一层半导体晶粒具有一第一增层形成于其下以耦合至该第一层半导体晶粒的一第一接合垫；一第二层接触垫形成于该第二层半导体晶粒之上，其中该第二层半导体晶粒具有一第二增层形成于其上以耦合至该第二层半导体晶粒的第二接合垫；及导电凸块形成于该第一增层之下，用以耦合至该第一层接触垫。
2. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，该第一增层 包含一具有介电层/重布层/介电层的夹层结构，且还包含底层凸块金属结构形成于该第 一增层中，以耦合该重布层。
3. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其中该第二增层包含一具 有介电层/重布层/介电层的三明治结构，其特征在于，且还包含底层凸块金属结构形成于 该第一增层中，以耦合该重布层。
4. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，该第一增层 是经由互连通孔耦合至该第二增层。
5. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，该第一层半 导体晶粒是通过一具有弹性的粘着材料与该第二层半导体晶粒粘合，其中该粘着材料包含 硅橡胶、橡胶树脂、环氧树脂、高分子树脂或以上的组合。
6. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，还包含一隔 离底座形成于该第二层半导体晶粒封装之上，其中该隔离底座是由环氧树脂、FR4、 FR5、聚 酰亚胺、印刷电路板、双马来酰亚胺三氮杂苯树脂或有机材料所形成；其中该隔离底座内包 含玻璃纤维于其中。
7. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，还包含砂心 胶合材料形成于该第一层及第二层半导体晶粒旁。
8. 如权利要求1所述的用于半导体元件的多晶粒封装结构，其特征在于，还包含但不 限于一第二多晶粒封装结构及/或一第三多晶粒封装结构形成于该多晶粒封装结构旁或 之上，及包含导电凸块于多个多晶粒封装结构之间提供连结。
9. 一种用于半导体元件的形成多晶粒封装结构的方法，其特征在于包含 将一第二晶粒的有效面粘在第一胶带上； 将一第一晶粒的背面粘在一第二胶带；挑选该第一晶粒并将其置于具有对准图形的该第二晶粒背面，以达成精确的对位；从切割的晶片挑选出附着的该第一晶粒及该第二晶粒并置于一晶粒配置工具上，并将 该第二晶粒的该有效面吸至该晶粒配置工具上；将一具有晶粒容纳窗格的基底对准该第一晶粒及该第二晶粒，并通过图形胶材粘着在 该晶粒配置工具上，其中该基底包含互连通孔；形成砂心胶合材料在该第一晶粒、该第二晶粒及该晶粒容纳窗格的侧壁之间之间隙中；将一第一下介电层涂布于该第一晶粒的有效面上，并露出第一接合垫及该基底的第一接触垫；形成一下重布层以耦合至该第一接合垫；形成一第二下介电层于该下重分布层上，及露出第一焊锡接触垫以形成一第一底层凸 块金属结构；除去图形胶材以从该晶粒配置工具将一面板(panel)封装分离，接着清理该第二晶粒 的该有效面；形成一第一上介电层及露处该第二晶粒的一第二接合垫及该基底的第二接触垫； 形成一上重布层以耦合至该第二接合垫；形成一第二上介电层以露出该第二接触垫，以形成一第二底层凸块金属结构。
10. 如权利要求9所述的用于半导体元件的形成多晶粒封装结构的方法，其特征在于， 还包含形成一隔离基底的步骤，其中该隔离基底具有粘着材料于该上重布层及/或该第二 上介电层之上，接着固化该隔离基底。
11. 如权利要求9所述的用于半导体元件的形成多晶粒封装结构的方法，其特征在于， 还包含使用一载体从该晶粒配置工具支撑该面板封装，及于形成该第一上介电质层之前保 护该下重布层；及包含从该面板封装上分离该载体，接着清理下表面并执行锡球设置动作。
12. 如权利要求9所述的用于半导体元件的形成多晶粒封装结构的方法，其特征在于， 还包含对准并放置一第二面板封装于第一面板封装上，使球门阵列熔融的底层凸块金属接 触，接着进行回焊以形成互连结构。
全文摘要
本发明公开了一种用于半导体元件的多晶粒封装结构，此结构包含一基底，其具有晶粒容纳窗格及互连通孔形成于其中；一第一层半导体晶粒通过背对背设置架构形成于一第二层半导体晶粒下方并置于晶粒容纳窗格之中，其中此第一多晶粒封装包含第一层接触垫形成于此第一层半导体晶粒之下，其中此第一层半导体晶粒具有一第一增层形成于其下，以耦合至此第一层半导体晶粒的第一接合垫；一第二层接触垫形成于该第二层半导体晶粒之上，其中此第二层半导体晶粒具有一第二增层形成于其上，以耦合至此第二层半导体晶粒的第二接合垫；及导电凸块形成于此第一增层之下。
文档编号H01L25/00GK101740551SQ200810173898
公开日2010年6月16日 申请日期2008年11月21日 优先权日2008年11月21日
发明者杨文焜, 王启宇, 许献文 申请人:育霈科技股份有限公司