专利名称：半导体元件及其制作方法
技术领域：
本发明涉及一种半导体元件及其制作方法，且特别涉及可以避免浮置基体效应 (floating body effect)的一种半导体元件及其制作方法。
背景技术：
在半导体制造产业中，如何增加半导体集成电路的操作速度为相当重要课题。绝 缘层上覆硅金属氧化物半导体(SOI M0S)晶体管即是一种相较于体金属氧化物半导体 (bulk M0S)晶体管具有低漏电、低栅极寄生电容、无闭锁(latch-up free)以及高操作速度 的一种半导体元件。图1为已知一种绝缘层上覆硅元件的剖面示意图。请参照图1，绝缘层上覆硅元件 10包括绝缘层上覆硅基底100、栅极结构102以及源极/漏极区104。绝缘层上覆硅基底 100是由绝缘层106以及位于绝缘层106上的硅层108所组成。硅层108中具有浅沟槽隔 离结构110，以定义出有源区llh、112b。栅极结构102配置于有源区11 的硅层108上， 其由栅介电层114以及位于栅介电层114上的栅极116所组成。源极/漏极区104配置于 栅极结构102两侧的硅层108中。源极/漏极区104与硅层108具有不同的导电型。一般来说，对绝缘层上覆硅元件10进行操作时，会对栅极116、源极漏极区104、有 源区11 的硅层108分别施加所需的电压，其中对有源区11 的硅层108施加电压的方 式则是透过有源区112b来施加。对于一般的体(bulk)基底来说，在有源区112b施加电压 后，电流可以轻易地经由浅沟槽隔离结构110的下方传递至有源区11 的硅层108，或是由 有源区11 的硅层108传递出来。然而，对于绝缘层上覆硅基底100来说，由于浅沟槽隔 离结构110的下方即为绝缘层106，因此电流无法经由浅沟槽隔离结构110的下方传递至有 源区11 的硅层108，或是由有源区11 的硅层108传递出来，因而使得元件无法顺利运 作，此即为浮置基体效应。
发明内容
有鉴于此，本发明的目的就是在提供一种半导体元件的制作方法，其可以解决绝 缘层上覆硅基底所产生的浮置基体效应。本发明的另一目的就是在提供一种半导体元件，其可以避免浮置基体效应。本发明提出一种半导体元件的制作方法，此方法是先提供绝缘层上覆硅基底。绝 缘层上覆硅基底包括绝缘层以及位于绝缘层上的硅层，其中硅层具有第一导电型。然后，在 硅层中形成隔离结构，以定义出有源区。而后，在有源区的硅层上形成栅极结构。继之，在 第一方向上在栅极结构两侧的硅层中形成具有第二导电型的源极/漏极区。之后，在第二 方向上在栅极结构的一侧的硅层中形成具有第一导电型的掺杂区。依照本发明实施例所述的半导体元件的制作方法，上述的源极/漏极区的形成方 法例如是以栅极结构为掩模进行离子注入工艺。依照本发明实施例所述的半导体元件的制作方法，上述的掺杂区的形成方法例如是离子注入工艺。依照本发明实施例所述的半导体元件的制作方法，上述的隔离结构例如是浅沟槽 隔离结构。依照本发明实施例所述的半导体元件的制作方法，上述的第一导电型例如是P 型，且第二导电型例如是N型。依照本发明实施例所述的半导体元件的制作方法，上述的第一导电型例如是N 型，且第二导电型例如是P型。依照本发明实施例所述的半导体元件的制作方法，上述在形成掺杂区之后，还可 以先在绝缘层上覆硅基底上形成介电层。然后，在介电层中形成与掺杂区电性连接的接触窗。本发明另提出一种半导体元件，其包括绝缘层上覆硅基底、隔离结构、栅极结构、 源极/漏极区以及掺杂区。绝缘层上覆硅基底包括绝缘层以及位于绝缘层上的硅层，其中 硅层具有第一导电型。隔离结构配置于硅层中，以定义出有源区。栅极结构配置于有源区 的硅层上。源极/漏极区在第一方向上配置于栅极结构两侧的硅层中，且源极/漏极区具 有第二导电型。掺杂区在第二方向上配置于栅极结构一侧的硅层中，且掺杂区具有第一导 电型。依照本发明实施例所述的半导体元件，上述的第一导电型例如是P型，且第二导 电型例如是N型。依照本发明实施例所述的半导体元件，上述的第一导电型例如是N型，且第二导 电型例如是P型。依照本发明实施例所述的半导体元件，上述的栅极结构例如具有栅介电层以及位 于栅介电层上的栅极。依照本发明实施例所述的半导体元件，上述的硅层的材料例如是单晶硅。依照本发明实施例所述的半导体元件，上述的隔离结构例如是浅沟槽隔离结构。依照本发明实施例所述的半导体元件，还可以具有介电层，其配置于绝缘层上覆 娃基底上。依照本发明实施例所述的半导体元件，还可以具有接触窗，其配置于介电层中并 与掺杂区电性连接。本发明在栅极结构的一侧配置用以在有源区的硅层施加电压的掺杂区，且此掺杂 区具有与硅层相同的导电型，因此在对掺杂区施加电压时，可以使电流经由掺杂区而传递 至有源区的硅层，或是由有源区的硅层传递出来，因而有效地避免了浮置基体效应。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图示， 作详细说明如下。
图1为已知一种绝缘层上覆硅元件的剖面示意图。图2A至图2C为依照本发明实施例所绘示的半导体元件的制作流程俯视图。图3A至图3C为依照图2A至图2C中的1_1’剖面所绘示的半导体元件的制作流 程剖面图。
附图标记说明10 绝缘层上覆硅元件100、200 绝缘层上覆硅基底102,210 栅极结构104、216 源极/漏极区106、202 绝缘层108,204 硅层110:浅沟槽隔离结构112a、112b、208 有源区114、212:栅介电层116、214:栅极206:隔离结构218 掺杂区
具体实施例方式图2A至图2C为依照本发明实施例所绘示的半导体元件的制作流程俯视图。图3A 至图3C为依照图2A至图2C中的1-1’剖面所绘示的半导体元件的制作流程剖面图。首 先，请同时参照图2A与图3A，提供绝缘层上覆硅基底200。绝缘层上覆硅基底200包括绝 缘层202以及位于绝缘层202上的硅层204。绝缘层202的材料例如是氧化物。硅层204 的材料例如是具有第一导电型的单晶硅，其形成方法例如是利用离子注入工艺将具有第一 导电型的掺杂注入单晶硅中。在本实施例中，第一导电型例如是P型，而第二导电型例如是 N型。当然，在其他实施例中，第一导电型可以是N型，而第二导电型则为P型。硅层204的 厚度例如介于900 A至200000 A之间。然后，在硅层204中形成隔离结构206，以定义出 有源区208。隔离结构206例如是浅沟槽隔离结构，其形成方法为本领域中普通技术人员所 熟知，于此不另行说明。然后，请同时参照图2B与图3B，在有源区208的硅层204上形成栅极结构210。 栅极结构210包括栅介电层212以及位于栅介电层212上的栅极214。栅极结构210的形 成方法例如是先在有源区208的硅层204上依序形成介电材料层(未绘示)与栅极材料层 (未绘示)。介电材料层例如是氧化层，其形成方法例如是热氧化法。栅极材料层例如是多 晶硅或掺杂多晶硅，其形成方法例如是化学气相沉积法。然后，进行图案化工艺，移除部分 的介电材料层与栅极材料层。特别一提的是，在移除部分的介电材料层与栅极材料层之后， 暴露出欲形成源极/漏极区的区域(即在第一方向上位于栅极结构210两侧的区域)，以及 暴露出欲形成用以在有源区208的硅层204施加电压的掺杂区的区域(即在第二方向上位 于栅极结构210 —侧的区域)。在本实施例中，上述的第一方向例如是Y方向，而第二方向 例如是X方向。接着，请同时参照图2C与图3C，在Y方向上于栅极结构210两侧的硅层204中形 成具有第二导电型(即N型)的源极/漏极区216。源极/漏极区216的形成方法例如是 以栅极结构210为掩模进行离子注入工艺，将N型掺杂注入硅层204中。特别一提的是，上 述N型掺杂除了注入欲形成源极/漏极区216的区域之外，还会注入欲形成用以在有源区208的硅层204施加电压的掺杂区的区域。而后，进行另一次离子注入工艺，将第一导电型 (即P型)掺杂注入欲形成用以在有源区208的硅层204施加电压的掺杂区的区域，以形成 掺杂区218，并将此区域的导电型由N型转变为P型。之后，进行一般熟知的内连线工艺。例如，在绝缘层上覆硅基底200上形成介电层 (未绘示)，以及在介电层中形成与掺杂区218电性连接的接触窗(未绘示)、与栅极214电 性连接的接触窗(未绘示)以及与源极/漏极区216电性连接的接触窗(未绘示)。因此， 本发明的半导体元件在进行操作时，可以通过上述接触窗来分别对掺杂区218、栅极214以 及源极/漏极区216施加电压。重要的是，由于位于栅极结构210 —侧的掺杂区218具有与硅层204相同的导电 型，因此对掺杂区218施加电压时，电流可以经由掺杂区218而传递至有源区208的硅层 204，或是从有源区208的硅层204传递出来，因而可以有效地避免浮置基体效应，使得具有 绝缘层上覆硅基底200的半导体元件可以正常运作。此外，本发明的半导体结构可以应用于熟知的动态随机存取存储器(dynamic random access memory, DRAM)结、静态随机存取存储器(static random access memory, SRAM)等结构，以避免在绝缘层上覆硅基底上形成上述结构时产生浮置基体效应。虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域 中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明 的保护范围当视所附的权利要求所界定者为准。
权利要求
1.一种半导体元件的制作方法，包括提供绝缘层上覆硅基底，该绝缘层上覆硅基底包括绝缘层以及位于该绝缘层上的硅 层，其中该硅层具有第一导电型；在该硅层中形成隔离结构，以定义出有源区； 在该有源区的该硅层上形成栅极结构；在第一方向上在该栅极结构两侧的该硅层中形成具有第二导电型的源极/漏极区；以及在第二方向上于该栅极结构的一侧的该硅层中形成具有该第一导电型的掺杂区。
2.如权利要求1所述的半导体元件的制作方法，其中该源极/漏极区的形成方法包括 以该栅极结构为掩模进行离子注入工艺。
3.如权利要求1所述的半导体元件的制作方法，其中该掺杂区的形成方法包括离子注 入工艺。
4.如权利要求1所述的半导体元件的制作方法，其中该隔离结构包括浅沟槽隔离结构。
5.如权利要求1所述的半导体元件的制作方法，其中该第一导电型为P型，且该第二导 电型为N型。
6.如权利要求1所述的半导体元件的制作方法，其中该第一导电型为N型，且该第二导 电型为P型。
7.如权利要求1所述的半导体元件的制作方法，其中在形成该掺杂区之后，还包括 在该绝缘层上覆硅基底上形成一介电层；以及在该介电层中形成与该掺杂区电性连接的一接触窗。
8.一种半导体元件，包括绝缘层上覆硅基底，包括绝缘层以及位于该绝缘层上的硅层，其中该硅层具有第一导 电型；隔离结构，配置于该硅层中，以定义出有源区； 栅极结构，配置于该有源区的该硅层上；源极/漏极区，在第一方向上配置于该栅极结构两侧的该硅层中，该源极/漏极区具有 第二导电型；以及掺杂区，在第二方向上配置于该栅极结构一侧的该硅层中，该掺杂区具有该第一导电型。
9.如权利要求8所述的半导体元件，其中该第一导电型为P型，且该第二导电型为N型。
10.如权利要求8所述的半导体元件，其中该第一导电型为N型，且该第二导电型为P型。
11.如权利要求8所述的半导体元件，其中该栅极结构包括栅介电层以及位于该栅介 电层上的栅极。
12.如权利要求8所述的半导体元件，其中该硅层的材料包括单晶硅。
13.如权利要求8所述的半导体元件，其中该隔离结构包括浅沟槽隔离结构。
14.如权利要求8所述的半导体元件，还包括介电层，配置于该绝缘层上覆硅基底上。
15.如权利要求14所述的半导体元件，还包括接触窗，配置于该介电层中并与该掺杂 区电性连接。
全文摘要
本发明公开了一种半导体元件及其制作方法。此方法是先提供绝缘层上覆硅基底。绝缘层上覆硅基底包括绝缘层以及位于绝缘层上的硅层，其中硅层具有第一导电型。然后，在硅层中形成隔离结构，以定义出有源区。而后，在有源区的硅层上形成栅极结构。继之，在第一方向上在栅极结构两侧的硅层中形成具有第二导电型的源极/漏极区。之后，在第二方向上在栅极结构的一侧的硅层中形成具有第一导电型的掺杂区。
文档编号H01L21/82GK102082123SQ20091024678
公开日2011年6月1日 申请日期2009年12月1日 优先权日2009年12月1日
发明者杨基正 申请人:新加坡商通益科技股份有限公司台湾分公司