专利名称：半导体元件及半导体元件的制造方法
技术领域：
本发明涉及一种半导体元件及半导体元件的制造方法。
背景技术：
作为在电动车(EV=Electric Vehicle)等中使用的电力变换装置，消耗电力少且由电压控制容易驱动的绝缘栅型半导体元件最为普及。作为绝缘栅型半导体元件， 已知有绝缘栅型电场效应晶体管(MOSFET =Metal Oxide Semiconductor Field Effect Transistor)或绝缘栅型双极晶体管(IGBT Jnsulated Gate Bipolar Transistor)等。以下，在本说明书及附图中，在冠以η或ρ的层或区域中，分别表示电子或空穴为多个载流子。另外，赋予η或ρ的+及-分别表示与未标注的层或区域相比为高杂质浓度及低杂质浓度。图17是表示现有的半导体元件的剖视图。作为现有的绝缘栅型半导体元件，例如对沟槽栅结构的MOSFET进行说明。在构成η-型的漂移区域101的半导体基板的表面上设有P型的基极区域102。另外，设有贯通基极区域102而到达漂移区域101的沟槽103。在沟槽103的内部隔着栅极绝缘膜104而设有栅电极105。在基极区域102的表面层选择性地设有与沟槽103相接的η+型的源极区域106。源电极108与基极区域102及源极区域 106相接。另外，源电极108通过层间绝缘膜107而与栅电极105电绝缘。在半导体基板的背面设有漏电极109。这样的半导体元件如下所示动作。源电极108形成接地的状态或被施加负的电压的状态。漏电极109形成被施加正的电压的状态。此处，在对栅电极105施加比阈值低的电压的情况下，由基极区域102和漂移区域101构成的ρη接合被反向偏压，因此在源极·漏极之间未流有电流。也就是说，半导体元件维持截止状态。另一方面，在对栅电极105施加超过阈值的电压的情况下，P型的基极区域102之中的、与源极区域106下的沟槽103相接的区域反转，形成η型的沟道区域。由此，从源电极108发出的电子通过由沟道区域及漂移区域101构成的η型区域而向漏电极109移动，在源极/漏极之间流有电流。也就是说，半导体元件成为导通状态。作为此种半导体元件，提出如下构成的装置，绝缘栅型电场效应晶体管包括作为漏极区域的第一传导型的半导体基体、形成在半导体基体的主表面上的第二传导型的沟道区域、形成在沟道区域内的源极区域、以跨源极区域和漏极区域的方式摄制的栅极绝缘膜及栅电极、与被栅电极包围的窗部接触的源电极，在该绝缘栅型电场效应晶体管中，在由栅电极包围的窗部的沟道区域中，形成比栅极绝缘膜正下的沟道区域面更深、且带有至少到达栅电极端部正下的宽度的凹部，并向凹部的底边部区域导入反向栅极区域，并在上述凹部设置硅化物层或者金属层的源极区域，且仅沟道区域及反向栅极区域与源极区域的内面相接(例如参照下述专利文献1)。接着，对图17所示的现有的绝缘栅型半导体元件的制造方法进行说明。首先，在构成η-型的漂移区域101的半导体基板的表面形成ρ型的基极区域102。接着，形成贯通基极区域102并到达漂移区域101的沟槽103。接着，隔着栅极绝缘膜104在沟槽103的内部形成栅电极105。接着，在基极区域102的表面层选择性地形成与沟槽103相接的η+ 型的源极区域106。接着，在半导体基板的表面选择性形成例如由PSG(Phosphc) Silicate Glass:磷硅酸盐玻璃)膜等构成的层间绝缘膜107，覆盖栅电极105的表面。接着，形成与在半导体基板的表面露出的基极区域102及源极区域106相接的源电极108。接着，在半导体基板的背面形成与漂移区域101相接的漏电极109。由此，完成图17所示的沟槽栅结构的 MOSFET。专利文献1日本专利31970M号公报然而，在现有的MOSFET或IGBT等绝缘栅型半导体元件中，除了半导体元件原有的结构要素以外，还附随形成有寄生双极晶体管或寄生闸流晶体管等寄生元件。这样的寄生元件在半导体元件内流有过电流的异常时等容易动作。另外，存在寄生元件的动作对原有的半导体元件的动作带来恶劣的影响的问题。例如，在图17所示的半导体元件中，形成有由漂移区域101、基极区域102及源极区域106构成的寄生双极晶体管121。在半导体元件中流有过电流等异常电流而使沟道区域的电压下降超过硅二极管的顺向电压0. 7V(因二极管的固有电压为0. 6V)的情况下，寄生双极晶体管121动作，成为引发封闭锁定或短路的原因。寄生双极晶体管121的动作无法通过控制施加于栅电极105的电压来进行控制。由此，可能在半导体元件超过了安全动作区域时产生破坏。作为避免这样的问题的半导体元件，已知例如通过使源极区域106的宽度狭窄形成等，从而实现微细化的方法。不过，通过使半导体元件微细化，会使半导体元件内的电流密度增加，寄生双极晶体管121变得容易动作。另外，作为其他的方法，已知以高的杂质浓度来形成基极区域102的半导体元件。不过，在这样的半导体元件中，在导通状态下，沟道区域无法充分地反转。由此，产生导通电压增大的问题。
发明内容
本发明就是为了消除所述的现有技术引起的问题点而作出的，其目的在于，提供一种能够消除寄生元件带来的影响的半导体元件及半导体元件的制造方法。另外，该发明的目的在于，提供一种能够防止导通电压增大的半导体元件及半导体元件的制造方法。为了解决所述的问题而实现目的，在第一方面的发明中的半导体元件具有以下的特征。具有第一导电型的第一半导体区域；设置在所述第一半导体区域的表面，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；贯通所述第二半导体区域并到达所述第一半导体区域的沟槽；在所述沟槽的内部隔着绝缘膜设置的第一电极；在所述第二半导体区域的表面层以与所述沟槽相接的方式设置成比所述第一电极的上端深的第一凹部；埋入所述第一凹部中的第二电极。另外，第二方面的发明中的半导体元件是在第一方面的发明的基础上，其特征在于，所述第一凹部设置成距所述第一电极的上端为0. 05 μ m以上且1 μ m以下的深度。另外，第三方面的发明中的半导体元件的具有以下特征，第一导电型的第一半导体区域；选择性地设置在所述第一半导体区域的表面层，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；以覆盖所述第二半导体区域的表面的一部分的方式隔着绝缘膜而设置的第一电极；在所述第二半导体区域的表面层以占据所述第一电极之下的区域的一部分的方式设置的第二凹部；埋入所述第二凹部中的第二电极。另外，第四方面的发明中的半导体元件的制造方法是在第三方面的发明的基础上，其特征在于，所述第二凹部以距所述第一电极的该第二凹部侧的端部为0. 05 μ m以上且Iym以下的宽度占据该第一电极之下的区域。另外，在第五方面的发明中的半导体元件是在第一方面至第四方面的发明的基础上，具有以下的特征。还具有设置在所述第一半导体区域的背面的第三电极；设置在所述第一半导体区域和所述第三电极之间，且具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域。另外，在第六方面的发明中的半导体元件的制造方法具有以下特征。首先进行在第一导电型的第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序。接着，进行形成贯通所述第二半导体区域并到达所述第一半导体区域的沟槽的工序。接着，进行隔着绝缘膜而将第一电极埋入所述沟槽的内部的工序。接着向所述第二半导体区域的表面层选择性地导入杂质，而形成比所述第一电极的上端深且具有比该第二半导体区域高的杂质浓度的杂质区域的工序。接着，进行通过蚀刻除去所述杂质区域而形成第一凹部的工序。接着进行将第二电极埋入所述第一凹部的内部的工序。另外，第七方面的发明中的半导体元件的制造方法是在第六方面发明的基础上， 其特征在于，以所述第一凹部与所述沟槽相接的方式形成所述杂质区域。另外，第八方面的发明中的半导体元件的制造方法是在第六或第七方面发明的基础上，其特征在于，所述杂质区域形成为距所述第一电极的上端为0. 05μπι以上且Ιμπι以下的深度。另外，第九方面的发明中的半导体元件的制造方法具有如下特征。首先，进行在第一导电型的第一半导体区域的表面选择性形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序。接着，进行向所述第二半导体区域的表面层选择性地导入杂质，形成具有比该第二半导体区域高的杂质浓度的杂质区域的工序。接着，进行以覆盖所述第二半导体区域及所述杂质区域的一部分的方式隔着绝缘膜而形成第一电极的工序。接着，进行通过蚀刻除去所述杂质区域，而以占据所述第一电极之下的区域的一部分的方式形成第二凹部的工序。接着进行将第二电极埋入所述第二凹部的内部的工序。另外，第十方面的发明中的半导体元件的制造方法是在第九方面发明的基础上， 其特征在于，所述第一电极形成为以0. 05 μ m以上且1 μ m以下的宽度覆盖所述杂质区域的该第一电极侧的端部。另外，第十一方面的发明中的半导体元件的制造方法是在第六至十方面发明的基础上，其特征在于，进行在所述第一半导体区域的背面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域的工序。接着进行在所述第三半导体区域的表面形成第三电极的工序。根据上述的第一、二方面的发明，在第二半导体区域的表面层不设置源极区域，而设置比所述第一电极的上端深的第一凹部。此外，在第一凹部的内部埋入第2电极。因此， 在半导体元件中未形成由第一半导体区域、第二半导体区域及源极区域构成的寄生双极晶体管(寄生元件)。并且，半导体元件与原来同样地动作。根据上述的第三、四方面的发明，在第二半导体区域的表面层不设置源极区域，而设置占据所述第一电极之下的区域的一部分的第二凹部。此外，在第二凹部的内部埋入第二电极。因此，在半导体元件中未形成由第一半导体区域、第二半导体区域及源极区域构成的寄生双极晶体管(寄生元件)。并且，半导体元件与原来同样地动作。根据上述第五方面的发明，在第二半导体区域的表面层未设置发射极区域。因此， 未形成由第三半导体区域、第一半导体区域、第二半导体区域及发射极区域构成的寄生闸流晶体管(寄生元件)。并且，半导体元件与原来同样地动作。此外，根据上述第一至五方面的发明，由于半导体元件中未形成寄生元件，因此， 在半导体元件的微细化时，不需要提高第二半导体区域的杂质浓度。由此，不需提高导通电压就能够使沟道区域足够反转。此外，根据第六至八、十一方面的发明，在第二半导体区域的表面层上形成比第一电极的上端深且具有比第二半导体区域高的杂质浓度的杂质区域。由此，能够利用蚀刻仅除去杂质区域，能够在第二半导体区域的表面层上形成比第一电极的上端深的第一凹部。 而且，通过在第一凹部的内部埋入第二电极，能够制作未形成寄生元件的半导体元件。此外，根据第九至十一方面的发明，在第二半导体区域的表面层上形成具有比第二半导体区域高的杂质浓度的杂质区域，且以覆盖杂质区域的一部分的方式形成第一电极。由此，能够通过蚀刻仅除去杂质区域，并在第二半导体区域的表面层上形成占据第一电极之下的区域的一部分的第二凹部。而且，通过在第二凹部的内部埋入第二电极，能够制作未形成寄生元件的半导体元件。根据本发明的半导体元件及半导体元件的制造方法，能够抑制由寄生元件所产生的影响。此外，能够防止导通电压增大。
图1是表示第一实施方式中的半导体元件的剖视图。图2是表示第一实施方式中的半导体元件的制造方法的剖视图。图3是表示第一实施方式中的半导体元件的制造方法的剖视图。图4是表示第一实施方式中的半导体元件的制造方法的剖视图。图5是表示第一实施方式中的半导体元件的制造方法的剖视图。图6是表示第二实施方式中的半导体元件的制造方法的剖视图。图7是表示第二实施方式中的半导体元件的制造方法的剖视图。图8是表示第三实施方式中的半导体元件的制造方法的剖视图。图9是表示第三实施方式中的半导体元件的制造方法的剖视图。图10是表示第四实施方式中的半导体元件的剖视图。图11是表示第四实施方式中的半导体元件的制造方法的剖视图。图12是表示第四实施方式中的半导体元件的制造方法的剖视图。图13是表示第四实施方式中的半导体元件的制造方法的剖视图。图14是表示第四实施方式中的半导体元件的制造方法的剖视图。图15是表示第四实施方式中的半导体元件的制造方法的剖视图。
图16是示意表示实施方式中的半导体元件的剖面的示意图。图17是表示现有的半导体元件的剖视图。附图标号1漂移区域2基极区域3 沟槽4栅极绝缘膜5栅电极6 凹部7层间绝缘膜8 源电极9 漏电极11沟道区域d第一距离(栅电极的上端至第一凹部的底面的距离)
具体实施例方式以下，参考附图对本发明中的半导体元件及半导体元件的制造方法的最佳实施方式进行详细地说明。而且，在以下的实施方式的说明及附图中，对于同样的结构标以相同的标号，而省略其重复的说明。(第一实施方式)图1是表示第一实施方式中的半导体元件的剖视图。在图1所示的半导体元件中， 在构成η-型(第一导电型)的漂移区域1的半导体基板的表面层设有ρ型(第二导电型) 的基极区域2。基极区域2具有比漂移区域1高的杂质浓度。在半导体基板的表面设有贯通基极区域2并到达漂移区域1的沟槽3。在沟槽3的内部隔着栅极绝缘膜4而设有栅电极5。栅电极5的表面由层间绝缘膜7覆盖。漂移区域1相当于第一半导体区域。基极区域2相当于第二半导体区域。栅极绝缘膜4相当于绝缘膜。栅电极5相当于第一电极。在基极区域2的表面层上选择性地设有第一凹部6。也就是说，基极区域2构成凹凸状的表面形状，该凹凸状的表面形状由第一凹部6和未设有第一凹部6的凸部来构成。 第一凹部6与沟槽3相接。基极区域2中与第一凹部6下的沟槽3相接的区域为沟道区域 11。此外，与栅电极5和设置在栅电极5上端的层间绝缘膜7的界面(以下设为“栅电极 5的上端”)相比，第一凹部6的底面被设置为距基板表面的距离深。其理由如下。如后所述，在第一凹部6的内部埋入有源电极8。从而，第一凹部6的底面成为源电极8与基极区域2的界面。在第一凹部6的底面比栅电极5的上端距基板表面浅的位置的情况下，设置在第一凹部6内的源电极8隔着栅极绝缘膜4而与栅电极5相邻的情况未形成。因此，半导体元件不动作。此外，期望第一凹部6设置为距栅电极5的上端为0. 05 μ m以上1 μ m以下的深度。 其理由如下。从栅电极5的上端至第一凹部6的底面的深度即第一距离d小于0. 05 μ m的情况下，设置在第一凹部6内的源电极8隔着栅极绝缘膜4而与栅电极5相邻的距离变短。 因此，半导体元件的动作变得不稳定。另一方面，在第一距离d比1 μ m大的情况下，与第一凹部6的深度相应地，第一凹部6的宽度变宽，因此，无法形成基极区域2的凸部。这是由形成第一凹部6时的处理导致的。源电极8与基极区域2的凸部相接，且埋入第一凹部6的内部。也就是说，源电极 8设置为沿着形成在基极区域2的表面的凹凸并覆盖基极区域2。此外，源电极8利用层间绝缘膜7而与栅电极5电绝缘。虽然省略图示，但基极区域2的凸部的表面层也可设置ρ+ 型的接触区域，该接触区域与第一凹部6相接，且具有比基极区域2高的杂质浓度。源电极 8相当于第二电极。在半导体基板的背面设有漏电极9。对此种半导体元件的制造方法进行说明。图2 图5是表示第一实施方式中的半导体元件的制造方法的剖视图。首先，如图2所示，例如利用外延成长法，在作为η-型的漂移区域1的半导体基板的表面层叠P型的基极区域2。接着，例如利用光刻，形成贯通基极区域2并到达漂移区域1的沟槽3。接着，例如利用热氧化法，在沟槽3的侧面及底面上形成由薄的二氧化硅膜(Sit)》构成的栅极绝缘膜4。接着，隔着栅极绝缘膜4，在沟槽3的内部埋入例如多晶硅(Poly-Si)等而形成栅电极5。接着，如图3所示，在基极区域2的表面层，将杂质导入到比栅电极5的上端深的区域，形成杂质区域16。此时，以比基极区域2高的杂质浓度形成与沟槽3相接的杂质区域 16。此处，期望杂质区域16形成为距栅电极5的上端0.05μπι以上Ιμπι以下的深度。如上述，其理由为无法形成基极区域2的凸部的缘故。进而，在将杂质区域16形成为距栅电极5的上端深于1 μ m的情况下，杂质区域16表面的杂质浓度变得比基极区域2的杂质浓度低的缘故。杂质区域16的导电型既可是η型也可是ρ型。杂质的导入既可使用热扩散法也可使用离子注入法。例如，也可向P型的基极区域2的表面离子注入磷(P)等，形成η+ 型的杂质区域16。在基极区域2的表面层设置接触区域(未图示)的情况下，以比接触区域高的杂质浓度来形成杂质区域16。接着，如图4所示，例如使用包含氢氟酸(HF)及硝酸(ΗΝ03)的混合酸或氢氧化钾水溶液(KOH)来进行蚀刻，除去杂质区域16。此时，由于基极区域2比杂质区域16的杂质浓度低，因而不被除去而残留。由于在沟槽3的侧壁上形成有栅极绝缘膜4，因此栅极绝缘膜4及栅电极5不被除去。因此，不用在基极区域2的表面上选择性地形成例如掩模等，而是仅进行蚀刻就能够只除去杂质区域16。由此，能够在基极区域2的表面层形成与沟槽3 相接的第一凹部6，且留有基极区域2的凸部。蚀刻既可是湿式蚀刻也可是干式蚀刻。接着，如图5所示，在半导体基板的表面选择性形成例如由PSG膜等构成的层间绝缘膜7，并覆盖栅电极5的表面。接着，例如通过镀敷法，形成埋入第一凹部6的内部，且与基板表面上露出的基极区域2相接触的源电极8。源电极8的形成除了镀敷法以外，既可使用化学气相成长(CVD=Chemical Vapor D印osition)法，也可使用溅射法。作为源电极 8使用的金属材料，也可使用镍(Ni)或钨(W)、铝(Al)等。此外，源电极8也可是层叠有多个金属电极层的结构。此时，也可以将形成方法或金属材料进行各种变更，并层叠构成源电极8的多个金属电极层。例如，可以是，埋入第一凹部6的内部的源电极8采用CVD法而层叠钨电极层，接着，形成在基板表面的源电极8采用溅射法或镀敷法而层叠铝电极层。期望的是，至少最下层的金属电极层采用CVD法来形成钨电极层。由此，即便在第一凹部6的底面的角部等也能够将构成源电极8的金属材料精度良好地埋入。由此，能够避免例如源电极8发生剥离等的问题。
接着，在半导体基板的背面形成与漂移区域1相接的漏电极9。由此，完成图1所示的沟槽栅结构的MOSFET。如以上说明，根据第一实施方式，在基极区域2的表面层未设置源极区域(图17 的源极区域106)，而设置比栅电极5的上端深的第一凹部6。此外，将源电极8埋入第一凹部6的内部。因此，在半导体元件中未形成由漂移区域1、基极区域2及源极区域构成的寄生双极晶体管(寄生元件)。并且，半导体元件与以往同样地动作。从而，能够抑制寄生元件所产生的影响。由此，当半导体元件中流有异常电流时，能够防止半导体元件被破坏。此外，由于半导体素子中未形成寄生元件，因此在半导体元件的微细化时，不需要提高基极区域的杂质浓度。由此，不用提高导通电压就能够将沟道区域充分地反转。从而，能够防止导通电压增大。此外，在基极区域2的表面层形成有比栅电极5的上端深且具有比基极区域 2高的杂质浓度的杂质区域16。由此，利用蚀刻能够仅将在基极区域2的表面层形成的杂质区域16除去，并能够在基极区域2的表面层形成比栅电极5的上端深的第一凹部6。而且，通过在第一凹部6的内部埋入源电极8，能够制作未形成有寄生元件的半导体元件。(第二实施方式)图6及图7是表示第二实施方式中的半导体元件的制造方法的剖视图。在第一实施方式的半导体元件的制造方法中，也可将层间绝缘膜7作为掩模进行蚀刻，并形成第一凹部6。在第二实施方式中，首先，与第一实施方式同样，在作为漂移区域1的半导体基板的表面形成基极区域2、沟槽3、栅极绝缘膜4及栅电极5 (参照图幻。接着，如图6所示，在半导体基板的表面选择性地形成层间绝缘膜7。层间绝缘膜7具有使基极区域2的表面的一部分露出的开口部17。此外，层间绝缘膜7覆盖栅电极5。接着，如图7所示，将层间绝缘膜7作为掩模进行蚀刻，除去开口部17露出的基极区域2。此时，以与第一实施方式中形成在基极区域2的表面的杂质区域(参照图3、4)同样的深度来除去基极区域2。由此，与第一实施方式同样，形成第一凹部6。接着，除去残留在基极区域2的凸部表面的层间绝缘膜7，仅留下覆盖栅电极5的层间绝缘膜7。接着，与第一实施方式同样，形成源电极8。由此，成为与图5所示的制造中途的半导体元件同样的状态。接着，与第一实施方式同样进行其后的处理，并完成图1所示的半导体元件。其他的结构与第一实施方式同样。如以上说明，根据第二实施方式，能够得到与第一实施方式同样的效果。(第三实施方式)图8及图9是表示第三实施方式中的半导体元件的制造方法的剖视图。在第一实施方式的半导体元件的制造方法中例如也可将光刻抗蚀剂等的膜作为掩模进行蚀刻，并形成第一凹部6。在第三实施方式中，首先，与第一实施方式同样，在作为漂移区域1的半导体基板的表面形成基极区域2、沟槽3、栅极绝缘膜4及栅电极5 (参照图幻。接着，如图8所示，在半导体基板的表面选择性地形成抗蚀剂掩模18。抗蚀剂掩模18具有使基极区域2的表面的一部分露出的开口部19。接着，如图9所示，将抗蚀剂掩模18作为掩模进行蚀刻，并除去在开口部19露出的基极区域2。此时，以与在第一实施方式中基极区域2的表面形成的杂质区域(参照图3、4)同样的深度来来除去基极区域2。由此，与第一实施方式同样，形成第一凹部6。接着，除去全部抗蚀剂掩模18。由此，成为与图4所示的制造中途的半导体元件同样的状态。接着，与第一实施方式同样进行其后的处理(参照图幻，完成图1所示的半导体元件。其他的结构与第一实施方式同样。此外，在形成第一凹部6时使用的掩模并不限于抗蚀剂掩模18，也可使用相对于蚀刻液具有耐性的其他的材料作为掩模。如以上说明，根据第三实施方式，能够得到与第一实施方式同样的效果。(第四实施方式)图10是表示第四实施方式中的半导体元件的剖视图。在图10所示的半导体元件中，在作为η-型的漂移区域21的半导体基板的表面层选择性地设有ρ型的基极区域22。 基极区域22具有比漂移区域21高的杂质浓度。漂移区域21相当于第一半导体区域。基极区域22相当于第二半导体区域。在基极区域22的表面层设有第二凹部26。也就是说，基极区域22呈凹凸状的表面形状，该表面形状由第一凹部6和未设有第一凹部6的凸部来构成。在半导体基板的表面隔着栅极绝缘膜M而设有栅电极25，该栅电极25覆盖基极区域22的凸部并伸出到第二凹部沈。也就是说，第二凹部沈被设置为占有栅电极25之下的区域的一部分。此外，从第二凹部沈的侧壁至伸出到第二凹部沈一侧的栅电极25的端部为止的第二距离w期望为0.05μπι以上Ιμπι以下。其理由与第一实施方式中将第一凹部(参照图1)设置成第一距离的理由相同。基极区域22中与栅电极25下的栅极绝缘膜M相接的区域为沟道区域 31。栅极绝缘膜M相当于绝缘膜。栅电极25相当于第一电极。源电极观被埋入第二凹部沈的内部，且与基极区域22相接。此外，源电极观利用层间绝缘膜27而与栅电极25电绝缘。源电极观相当于第二电极。在半导体基板的背面设有漏电极四。对此种半导体元件的制造方法进行说明。图11 图15是表示第四实施方式中的半导体元件的制造方法的剖视图。首先，如图11所示，在作为η-型的漂移区域21的半导体基板的表面层离子注入例如硼(B)等，选择性地形成ρ型的基极区域22。接着，向基极区域22的表面层选择性地导入杂质，形成杂质区域36。此时，杂质区域36形成为具有比基极区域22高的杂质浓度。杂质区域36的导电型既可是η型，也可是ρ型。杂质区域36的形成方法与第一实施方式的杂质区域的形成方法相同。接着，如图12所示，例如通过热氧化法，在半导体基板的表面形成作为栅极绝缘膜M的绝缘膜。接着，例如通过溅射法，在栅极绝缘膜M的表面形成栅电极25，该栅电极 25覆盖基极区域22及杂质区域36的一部分。此时，栅电极25形成为，栅电极25的杂质区域36侧的端部以0. 05 μ m以上1 μ m以下的宽度来覆盖杂质区域36的端部。接着，将半导体基板的表面以由例如PSG膜等构成的层间绝缘膜27来覆盖。接着，如图13所示，例如利用光刻将栅极绝缘膜M及层间绝缘膜27的一部分除去，并使杂质区域36的表面的一部分露出。接着，如图14所示，利用蚀刻将杂质区域36除去，并在基极区域22的表面层形成第二凹部沈。蚀刻条件与第一实施方式相同。由此，以使第二距离w变为0.05 μ m以上 1 μ m以下的方式，能够形成占据栅电极25之下的区域的第二凹部26。接着，如图15所示， 在第二凹部沈的内部埋入源电极观。源电极观的形成方法与第一实施方式同样。接着， 在半导体基板的背面形成与漂移区域21相接的漏电极四。由此，完成如图10所示的平面构造的MOSFET。
如以上说明，根据第四实施方式，在基极区域22的表面层不设置源极区域而以占据栅电极25之下的区域的一部分的方式设置第二凹部26。此外，在第二凹部沈的内部埋入源电极观。由此，能够得到与第一实施方式同样的效果。此外，在基极区域22的表面层形成具有比基极区域22高的杂质浓度的杂质区域36，且以覆盖杂质区域36的一部分的方式形成栅电极25。由此，通过进行蚀刻，能够在基极区域22的表面层形成占据栅电极25之下的区域的一部分的第二凹部沈，并能够得到与第一实施方式同样的效果。(实施例)图16是示意表示实施方式中的半导体元件的剖面的示意图。在此，按照第一实施方式中的半导体元件的制造方法，制作了沟槽栅结构的半导体元件。首先，形成贯通基极区域42并到达漂移区域(未图示)的沟槽43。沟槽43的深度及宽度分别设为5 μ m及 1.2μπι。沟槽43间的宽度设为2.8 μ m。在沟槽43的内部隔着栅极绝缘膜44而形成栅电极45。接着，在基极区域42的表面层形成杂质区域(未图示)。接着，进行蚀刻。可知能够利用蚀刻仅除去形成在基极区域42的表面层的杂质区域(未图示)，并能够形成如图16所示的第一凹部46。然后，使用镀敷法进行镀镍，形成源电极48。可知，如图16所示，能够在第一凹部46的内部埋入源电极48。利用层间绝缘膜 47，使源电极48与栅电极45绝缘。接着，进行如此制作的半导体元件的动作确认。可知半导体元件与以往的半导体元件同样地动作。在上述的各实施方式中，也可在漂移区域与背面电极之间设置ρ型的集电极区域，该集电极区域具有比漂移区域高的杂质浓度，形成沟槽栅结构的IGBT。在该情况下， 未形成由集电极区域、漂移区域、基极区域及发射极区域构成的寄生闸流晶体管(寄生元件)。因此，能够得到与上述的各实施方式同样的效果。此处，背面电极为集电极。集电极相当于第三电极。集电极区域相当于第三半导体区域。在以上的本发明中，以在半导体基板上设置一个半导体元件而构成的电路为例进行了说明，但并不局限于上述的实施方式，也能够适用于在同一基板上设置多个半导体元件而构成的集成电路(ICdntegrated Circuit) 0另外，也可以是使半导体元件的各区域中的η型和ρ型全部逆转的结构。工业上的可利用性如上所述，本发明中的半导体元件及半导体元件的制造方法在制造大功率的半导体元件中有用，特别是，适用于制造MOSFET或IGBT等绝缘栅型半导体元件中。
权利要求
1.一种半导体元件，其特征在于，具有 第一导电型的第一半导体区域；设置在所述第一半导体区域的表面，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；贯通所述第二半导体区域并到达所述第一半导体区域的沟槽； 隔着绝缘膜设置在所述沟槽的内部的第一电极；以与所述沟槽相接触的方式设置在所述第二半导体区域的表面层的比所述第一电极的上端深的第一凹部；埋入所述第一凹部中的第二电极。
2.如权利要求1所述的半导体元件，其特征在于，所述第一凹部设置成距所述第一电极的上端为0. 05 μ m以上且1 μ m以下的深度。
3.一种半导体元件，其特征在于，具有 第一导电型的第一半导体区域；选择性地设置在所述第一半导体区域的表面层，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；以覆盖所述第二半导体区域的表面的一部分的方式隔着绝缘膜而设置的第一电极； 以占据所述第一电极之下的区域的一部分的方式设置在所述第二半导体区域的表面层的第二凹部；埋入所述第二凹部中的第二电极。
4.如权利要求3所述的半导体元件，其特征在于，所述第二凹部从所述第一电极的位于该第二凹部侧的端部起算以0. 05μπι以上且 1 μ m以下的宽度占据该第一电极之下的区域。
5.如权利要求1 4中任一项所述的半导体元件，其特征在于，还具有 设置在所述第一半导体区域的背面的第三电极；设置在所述第一半导体区域和所述第三电极之间，且具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域。
6.一种半导体元件的制造方法，其特征在于，包括在第一导电型的第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序；形成贯通所述第二半导体区域并到达所述第一半导体区域的沟槽的工序； 隔着绝缘膜而将第一电极埋入所述沟槽的内部的工序；向所述第二半导体区域的表面层选择性地导入杂质，而形成比所述第一电极的上端深且具有比该第二半导体区域高的杂质浓度的杂质区域的工序； 通过蚀刻除去所述杂质区域而形成第一凹部的工序； 将第二电极埋入所述第一凹部的内部的工序。
7.如权利要求6所述的半导体元件的制造方法，其特征在于， 以所述第一凹部与所述沟槽相接触的方式形成所述杂质区域。
8.如权利要求6或7所述的半导体元件的制造方法，其特征在于，所述杂质区域形成为距所述第一电极的上端为0. 05 μ m以上且1 μ m以下的深度。
9.一种半导体元件的制造方法，其特征在于，包括在第一导电型的第一半导体区域的表面选择性地形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序；向所述第二半导体区域的表面层选择性地导入杂质，形成具有比该第二半导体区域高的杂质浓度的杂质区域的工序；以覆盖所述第二半导体区域及所述杂质区域的一部分的方式隔着绝缘膜而形成第一电极的工序；通过蚀刻除去所述杂质区域，并以占据所述第一电极之下的区域的一部分的方式形成第二凹部的工序；将第二电极埋入所述第二凹部的内部的工序。
10.如权利要求9所述的半导体元件的制造方法，其特征在于，所述第一电极形成为以0. 05 μ m以上且1 μ m以下的宽度覆盖所述杂质区域的该第一电极侧的端部。
11.如权利要求6 10中任一项所述的半导体元件的制造方法，其特征在于，还包括 在所述第一半导体区域的背面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域的工序；在所述第三半导体区域的表面形成第三电极的工序。
全文摘要
本发明提供一种半导体元件及半导体元件的制造方法，其抑制寄生元件所产生的影响，并且能够防止导通电压增大。在n-型的漂移区域(1)的表面层设有p型的基极区域(2)。在半导体基板的表面上设有贯通基极区域(2)且到达漂移区域1的沟槽(3)。在沟槽(3)的内部隔着栅极绝缘膜(4)而设有栅电极(5)。在基极区域(2)的表面层选择性地设有第一凹部(6)。即，基极区域(2)的表面呈由第一凹部(6)和未设有第一凹部(6)的凸部构成的凹凸形状。第一凹部(6)与沟槽(3)相接。此外，与栅电极(5)的上端相比，第一凹部(6)的底面设置为距基板表面更深。源电极(8)与基极区域(2)的凸部相接，且埋入第一凹部(6)的内部。
文档编号H01L21/336GK102163623SQ20111004539
公开日2011年8月24日 申请日期2011年2月22日 优先权日2010年2月23日
发明者上岛聪, 浅井诚, 百田圣自, 藤井岳志 申请人:富士电机系统株式会社, 株式会社电装