专利名称：绝缘体上硅衬底上的静态随机存取存储器及制作方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法。
背景技术：
按照数据存储方式，半导体存储器分为动态随机存取存储器(DRAM)，非挥发性存储器和静态随机存取存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易。通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成。一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，第一反相器INVl和第二反相器 INV2构成锁存器，INVl和INV2分别受存取晶体管TAl和TA2有选择地驱动。INVl包括第一负载PMOS管TPl和第一驱动NMOS管TNl，而INV2包括第二负载PMOS管TP2和第二驱动NMOS管TN2。其中，TPl和TP2的源极与电源VDD相连，TPl的漏极和I^l的漏极相连得到Sl点，TP2的漏极和TN2的漏极相连得到S2点，TPl的栅极和I^l的栅极相连并连接到 Sl点，TP2的栅极和TN2的栅极相连并连接到Sl点。第一存取NMOS管TAl的栅极与字线 WL相连，它的源极与位线BL相连，而且它的漏极与Sl点相连。与此类似，第二存取NMOS管 TA2的栅极与字线相连，其源极与位线非(Bit Line Bar) DBL相连，而其漏极与S2点相连。 此处，DBL传送的信号与BL反相。在如上所述的完全CMOS SRAM单元的操作中，如果字线札为高电平，存取NMOS管 TAl和TA2导通，因此，位线BL和位线非DBL的信号分别被传送到工NVl和工NV2，使数据的写入或者读出得以执行。当在体硅衬底上形成传统的完全CMOS SRAM时，便会产生以下问题。NMOS晶体管需要P阱有源区，PMOS晶体管需要N阱有源区。但当一个N阱和一个P阱被彼此相邻布置时，可能产生所谓“闩锁(latch-up)现象。因而，N阱中的源/漏区P+和P阱之间，以及P 阱中的源/漏区N+和N阱之间必须以一定的距离相隔离，也就是说，利用一个足够大的距离防止闩锁效应。而这一距离最终使得SRAM的芯片尺寸增加。请参看图2，图2为传统CMOS SRAM被集成到绝缘体上硅(SOI)衬底上时的剖面结构示意图。SOI (Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技述具有了体硅无法比拟的优点寄生电容小，使得SOI器件拥有高速度和低功耗；SOI CMOS 器件的全介质隔离彻底消除了体硅CMOS器件的寄生门锁效应；SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。如图2所示，传统CMOS SRAM被集成到绝缘体上硅(SOI) 衬底上时，晶体管均形成于SOI衬底上的岛区(Island)之中，岛区之间形成STI隔离，不会产生如体硅衬底中的闩锁效应。但是，当所采用的衬底为部分耗尽SOI时，晶体管的栅极下会形成一个体区100，由于该体区电位会随着晶体管工作状态的不同而发生改变，即产生所谓的“浮体效应”，从而影响晶体管的性能。当传统的完全CMOS SRAM被集成到PD SOI (部分耗尽S0I)衬底中时，这种浮体效应会体现的更为明显，影响存储单元的性能，比如增大动态绝缘体上硅衬底上的静态随机存取存储器工作电流等，从而影响SRAM芯片的功耗特性。为了解决SOI技术的浮体效应，请参看图3，现有技术通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图3所示，现有技术的形成于绝缘体上硅衬底上的静态随机存取存储器中在每个晶体管源极110的一端均需要形成的与体区相同掺杂类型的注入区120与栅极下面的体区相连，CMOS器件工作时，体区积累的载流子通过该注入区120通道泄放，达到降低体区电势的目的。但采用这种方法工艺流程复杂化， 寄生效应增加，同时降低了部分电学性能并且增大了器件面积。
发明内容
本发明要解决的技术问题是提供一种形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法，以解决绝缘体上硅衬底上的静态随机存取存储器存在的浮体效应的问题。为解决上述技术问题，本发明提供一种形成于绝缘体上硅衬底上的静态随机存取存储器，包括多个存储单元，所述每个存储单位包括第一和第二存取NMOS晶体管；第一驱动NMOS晶体管和第一负载PMOS晶体管，该些晶体管构成第一反相器，其根据第二存取NMOS晶体管的操作被有选择地驱动；以及第二驱动NMOS晶体管和第二负载PMOS晶体管，该些晶体管构成第二反相器，其根据第一存取NMOS晶体管的操作被有选择地驱动；所述晶体管均形成在SOI衬底的有源区上，所述有源区包括体区、源区和漏区；所述每个存储单元内及所述每个存储单元之间，相邻的不同类型的晶体管之间具有浅沟槽隔离结构，所述浅沟槽隔离结构同所述SOI衬底的掩埋绝缘层相接触；相邻的相同类型的晶体管之间具有超浅沟槽隔离结构，所述超浅沟槽隔离结构将所述相邻的相同类型晶体管之间的部分有源区隔离开，使得所述相邻的相同类型晶体管之间的源区/漏区被所述超浅沟槽隔离结构隔离开，而其体区相通；所述多个存储单元中相通的体区之上的有源区内通过离子注入形成有掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。可选的，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。本发明还提供一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法， 包括以下步骤步骤一，提供SOI衬底，所述SOI衬底包括加工晶片、掩埋绝缘层及硅膜；步骤二，在所述SOI衬底的硅膜上制作浅沟槽隔离结构，所述浅沟槽隔离结构同所述掩埋绝缘层相接触；步骤三，在所述两个浅沟槽隔离结构之间的SOI衬底内再制作超浅沟槽隔离结构，所述超浅沟槽隔离结构下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层相接触；步骤四，在所述浅沟槽隔离结构与所述超浅沟槽隔离结构之间的SOI衬底上形成晶体管，位于所述浅沟槽隔离结构之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构两侧的晶体管为不同类型的晶体管；所述晶体管的有源区内形成源\漏区及体区；步骤五，在所述多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。可选的，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。本发明还提供一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法， 包括以下步骤步骤一，提供SOI衬底，所述SOI衬底包括加工晶片、掩埋绝缘层及硅膜；步骤二，在所述SOI衬底的硅膜上制作超浅沟槽隔离结构，所述超浅沟槽隔离结构下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层相接触；步骤三，在所述两个超浅沟槽隔离结构之间的SOI衬底上再制作浅沟槽隔离结构，所述浅沟槽隔离结构同所述掩埋绝缘层相接触；步骤四，在所述浅沟槽隔离结构与所述超浅沟槽隔离结构之间的SOI衬底上形成晶体管，位于所述浅沟槽隔离结构之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构两侧的晶体管为不同类型的晶体管；所述晶体管的有源区内形成源\漏区及体区；步骤五，在所述多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。可选的，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。本发明提供的形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法，在相邻的不同类型晶体管之间采用浅沟槽隔离，使相邻的不同类型晶体管的有源区完全隔离， 不会产生如体硅衬底中的闩锁效应；同时在相邻的相同类型晶体管之间采用超浅沟槽隔离，使得相邻的相同类型晶体管之间的体区相通，在多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区，每个体区引出区可消除与其相接触的多个存储单元中相通体区的浮体效应。本发明的形成于绝缘体上硅衬底上的静态随机存取存储器有效减少了体区引出区的数目，因此可有效的减小器件面积，同时也消除了体区的浮体效应。
图1为传统的CMOS SRAM的电路连接图；图2为传统CMOS SRAM被集成到绝缘体上硅(SOI)衬底上时的剖面结构示意图；图3为现有技术采用体接触方法抑制浮体效应的CMOS SRAM俯视结构示意图；图4为本发明的形成于绝缘体上硅衬底上的静态随机存取存储器的剖面结构示意图；图5为本发明的形成于绝缘体上硅衬底上的静态随机存取存储器的俯视结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。
本发明提供的形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法可利用多种替换方式实现，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，示意图不依一般比例局部放大，不应以此作为对本发明的限定。请参看图4及图5，图4为本发明的形成于绝缘体上硅衬底上的静态随机存取存储器的剖面结构示意图；图5为本发明的形成于绝缘体上硅衬底上的静态随机存取存储器的俯视结构示意图。如图4及图5所示，本发明的形成于绝缘体上硅衬底上的静态随机存取存储器，包括多个存储单元；所述每个存储单位包括第一和第二存取NMOS晶体管；第一驱动NMOS晶体管和第一负载PMOS晶体管，该些晶体管构成第一反相器，其根据第二存取NMOS晶体管的操作被有选择地驱动；以及第二驱动NMOS晶体管和第二负载PMOS晶体管，该些晶体管构成第二反相器，其根据第一存取NMOS晶体管的操作被有选择地驱动；所述晶体管均形成在SOI衬底的有源区203上，所述有源区203包括体区203a、源 \漏区203b ；其中，所述每个存储单元内及所述每个存储单元之间，相邻的不同类型的晶体管 (NM0S晶体管和PMOS晶体管)之间具有浅沟槽隔离结构(STI)210，所述浅沟槽隔离结构 210同所述SOI衬底的掩埋绝缘层202相接触；相邻的相同类型的晶体管之间(即两个NMOS 晶体管之间或两个PMOS晶体管之间)具有超浅沟槽隔离结构(VSTI) 220，所述超浅沟槽隔离结构220将所述相邻的相同类型晶体管之间的部分有源区203隔离开，使得所述相邻的相同类型晶体管之间的源/漏区20 被所述超浅沟槽隔离结构隔离开，而其体区203a相通；所述多个存储单元中相通的体区203a之上的有源区内通过离子注入形成有掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区(图中未示)。所述超浅沟槽隔离结构的厚度为1500埃至2500埃。请结合参看图4和图5，本发明提供一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法，包括以下步骤步骤一，提供SOI衬底200，所述SOI衬底包括加工晶片201、掩埋绝缘层(BOX) 202 及硅膜；所述硅膜用于形成晶体管的有源区203 ；该SOI衬底200可以通过连接两个晶片或通过注入氧离子在硅衬底中形成掩埋绝缘层202而得以形成；步骤二，在所述SOI衬底的硅膜上制作浅沟槽隔离结构(STI) 210，所述浅沟槽隔离结构210同所述掩埋绝缘层202相接触；步骤三，在所述两个浅沟槽隔离结构210之间的SOI衬底200内再制作超浅沟槽隔离结构(VSTI) 220，所述超浅沟槽隔离结构220下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层202相接触；步骤四，在所述浅沟槽隔离结构210与所述超浅沟槽隔离结构220之间的SOI衬底200上依常规方法形成晶体管，位于所述浅沟槽隔离结构210之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构210两侧的晶体管为不同类型的晶体管；所述晶体管的有源区203内形成源\漏区20 及体区203a ；由于所述超浅沟槽隔离结构220下存在一定厚度的体区203a，则在形成的晶体管中存在两个或两个以上的晶体管的体区203a相通的情况；步骤五，在所述多个存储单元中相通的体区203a之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。本发明还提供一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法， 包括以下步骤步骤一，提供SOI衬底200，所述SOI衬底200包括加工晶片201、掩埋绝缘层 (BOX) 202及硅膜；所述硅膜用于形成晶体管的有源区203 ；该SOI衬底200可以通过连接两个晶片或通过注入氧离子在硅衬底中形成掩埋绝缘层202而得以形成；步骤二，在所述SOI衬底200的硅膜上制作超浅沟槽隔离结构(VSTI) 220，所述超浅沟槽隔离结构220下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层202相接触；步骤三，在所述两个超浅沟槽隔离结构220之间的SOI衬底200上再制作浅沟槽隔离结构(STI) 210，所述浅沟槽隔离结构210同所述掩埋绝缘层202相接触；步骤四，在所述浅沟槽隔离结构210与所述超浅沟槽隔离结构220之间的SOI衬底上依常规方法形成晶体管，位于所述浅沟槽隔离结构210之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构210两侧的晶体管为不同类型的晶体管；所述晶体管的有源区203内形成源\漏区20 及体区203a ；由于所述超浅沟槽隔离结构220下存在一定厚度的体区203a，则在形成的晶体管中存在两个或两个以上的晶体管的体区203a相通的情况；步骤五，在所述多个存储单元中相通的体区203a之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。本发明提供的形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法，在相邻的不同类型晶体管之间采用浅沟槽隔离，使相邻的不同类型晶体管的有源区完全隔离， 不会产生如体硅衬底中的闩锁效应；同时在相邻的相同类型晶体管之间采用超浅沟槽隔离，使得相邻的相同类型晶体管之间的体区相通，在多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区，每个体区引出区可消除与其相接触的多个存储单元中相通体区的浮体效应。本发明的形成于绝缘体上硅衬底上的静态随机存取存储器有效减少了体区引出区的数目，因此可有效的减小器件面积，同时也消除了体区的浮体效应。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种形成于绝缘体上硅衬底上的静态随机存取存储器，包括多个存储单元，所述每个存储单位包括第一和第二存取NMOS晶体管；第一驱动NMOS晶体管和第一负载PMOS晶体管，该些晶体管构成第一反相器，其根据第二存取NMOS晶体管的操作被有选择地驱动；以及第二驱动NMOS晶体管和第二负载PMOS晶体管，该些晶体管构成第二反相器，其根据第一存取NMOS晶体管的操作被有选择地驱动；所述晶体管均形成在SOI衬底的有源区上，所述有源区包括体区、源区和漏区；其特征在于，所述每个存储单元内及所述每个存储单元之间，相邻的不同类型的晶体管之间具有浅沟槽隔离结构，所述浅沟槽隔离结构同所述SOI衬底的掩埋绝缘层相接触；相邻的相同类型的晶体管之间具有超浅沟槽隔离结构，所述超浅沟槽隔离结构将所述相邻的相同类型晶体管之间的部分有源区隔离开，使得所述相邻的相同类型晶体管之间的源区/漏区被所述超浅沟槽隔离结构隔离开，而其体区相通；所述多个存储单元中相通的体区之上的有源区内通过离子注入形成有掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。
2.如权利要求1所述的形成于绝缘体上硅衬底上的静态随机存取存储器，其特征在于，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。
3.一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法，其特征在于，包括以下步骤步骤一，提供SOI衬底，所述SOI衬底包括加工晶片、掩埋绝缘层及硅膜； 步骤二，在所述SOI衬底的硅膜上制作浅沟槽隔离结构，所述浅沟槽隔离结构同所述掩埋绝缘层相接触；步骤三，在所述两个浅沟槽隔离结构之间的SOI衬底内再制作超浅沟槽隔离结构，所述超浅沟槽隔离结构下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层相接触；步骤四，在所述浅沟槽隔离结构与所述超浅沟槽隔离结构之间的SOI衬底上形成晶体管，位于所述浅沟槽隔离结构之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构两侧的晶体管为不同类型的晶体管；所述晶体管的有源区内形成源\漏区及体区；步骤五，在所述多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。
4.如权利要求3所述的形成于绝缘体上硅衬底上的静态随机存取存储器，其特征在于，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。
5.一种形成于绝缘体上硅衬底上的静态随机存取存储器的制作方法，其特征在于，包括以下步骤步骤一，提供SOI衬底，所述SOI衬底包括加工晶片、掩埋绝缘层及硅膜； 步骤二，在所述SOI衬底的硅膜上制作超浅沟槽隔离结构，所述超浅沟槽隔离结构下还保留有一定厚度的所述硅膜，其不与所述掩埋绝缘层相接触；步骤三，在所述两个超浅沟槽隔离结构之间的SOI衬底上再制作浅沟槽隔离结构，所述浅沟槽隔离结构同所述掩埋绝缘层相接触；步骤四，在所述浅沟槽隔离结构与所述超浅沟槽隔离结构之间的SOI衬底上形成晶体管，位于所述浅沟槽隔离结构之间的晶体管为相同类型的晶体管，位于所述浅沟槽隔离结构两侧的晶体管为不同类型的晶体管；所述晶体管的有源区内形成源\漏区及体区；步骤五，在所述多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区。
6.如权利要求5所述的形成于绝缘体上硅衬底上的静态随机存取存储器，其特征在于，所述超浅沟槽隔离结构的厚度为1500埃至2500埃。
全文摘要
本发明提供一种形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法，在相邻的不同类型晶体管之间采用浅沟槽隔离，使相邻的不同类型晶体管的有源区完全隔离，不会产生如体硅衬底中的闩锁效应；同时在相邻的相同类型晶体管之间采用超浅沟槽隔离，使得相邻的相同类型晶体管之间的体区相通，在多个存储单元中相通的体区之上的有源区内进行离子注入形成掺杂类型同其体区掺杂类型相同、且同其体区相接触的体区引出区，每个体区引出区可消除与其相接触的多个存储单元中相通体区的浮体效应。本发明的形成于绝缘体上硅衬底上的静态随机存取存储器有效减少了体区引出区的数目，因此可有效的减小器件面积，同时也消除了体区的浮体效应。
文档编号H01L27/11GK102176455SQ20111006166
公开日2011年9月7日 申请日期2011年3月15日 优先权日2011年3月15日
发明者胡剑 申请人:上海宏力半导体制造有限公司