功率半导体元件的制作方法
【专利摘要】一种功率半导体元件，具备第1电极、第1半导体层、第2半导体层、第3半导体层、第4半导体层、第2电极、第1控制电极和第1绝缘膜。第1半导体层设在第1电极之上，是第1导电型。第2半导体层设在第1半导体层之上，是第2导电型。第3半导体层在第1半导体层之上、与第2半导体层离开地设置，是第2导电型。第4半导体层设在第3半导体层之上，是第1导电型。第2电极设在第4半导体层之上，与第4半导体层电连接。第1控制电极在第2半导体层与第3半导体层之间、靠近第3半导体层侧设置。第1绝缘膜设在第1半导体层与第1控制电极之间、第2半导体层与第1控制电极之间、以及第3半导体层与第1控制电极之间。
【专利说明】功率半导体元件
[0001]关联申请
[0002]本申请主张以日本专利申请2012 - 208979号(申请日:2012年9月21日)为基础申请的优先权。本申请通过参照该基础申请，包含该基础申请的全部内容。
【技术领域】
[0003]本发明涉及功率半导体元件。
【背景技术】
[0004]作为功率半导体兀件,有IGBT (Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)等。作为降低IGBT的开启电压的方法，有利用IE效应(carrier injectionenhancement effect,载流子注入增强效应)的方法。如果利用IE效应,贝U通过提高空穴的排出阻力、提高发射极电极侧的载流子浓度，能够实现低开启电压。IE效应例如可以通过在η型的基极层与发射极电极之间设置P型的浮动(floating)层、使p型的基极区域的面积相对减小来产生。但是，如果设置浮动层，则开关特性劣化。例如在关断时栅极电压振荡。在接通时容易发生开关噪声。这样，开启电压的降低和开关特性的提高存在权衡的关系。
【发明内容】
[0005]本发明的目的是提供一种低开启电压且开关特性良好的功率半导体元件。
[0006]根据实施方式，提供一种具备第I电极、第I半导体层、第2半导体层、第3半导体层、第4半导体层、第2电极、第I控制电极和第I绝缘膜的功率半导体元件。上述第I半导体层设在上述第I电极之上，是第I导电型。上述第2半导体层设在上述第I半导体层之上，是第2导电型。上述第3半导体层在上述第I半导体层之上、与上述第2半导体层离开而设置，是第2导电型。上述第4半导体层设在上述第3半导体层之上，是第I导电型。上述第2电极设在上述第4半导体层之上，与上述第4半导体层电连接。上述第I控制电极在上述第2半导体层与上述第3半导体层之间、靠近上述第3半导体层侧设置。上述第I绝缘膜设在上述第I半导体层与上述第I控制电极之间、上述第2半导体层与上述第I控制电极之间、以及上述第3半导体层与上述第I控制电极之间。
【专利附图】
【附图说明】
[0007]图1是例示有关第I实施方式的功率半导体元件的示意的剖视图。
[0008]图2 Ca)及图2 (b)是例示有关第I实施方式的功率半导体元件的示意图。
[0009]图3是例示有关第I实施方式的功率半导体元件的等价电路图。
[0010]图4 (a)?图4 (C)是例示功率半导体元件的特性的曲线图。
[0011]图5 (a)?图5 (d)是例示有关第I实施方式的功率半导体元件的制造方法的次序的工序顺序示意的剖视图。
[0012]图6 (a)?图6 (d)是例示有关第I实施方式的功率半导体元件的制造方法的次序的工序顺序示意的剖视图。
[0013]图7 (a)?图7 (C)是例示有关第I实施方式的功率半导体元件的制造方法的次序的工序顺序示意的剖视图。
[0014]图8是例示有关第I实施方式的其他功率半导体元件的示意的剖视图。
[0015]图9 (a)?图9 (d)是例示有关第I实施方式的其他功率半导体元件的制造方法的次序的工序顺序示意的剖视图。
[0016]图10是例示有关第I实施方式的其他功率半导体元件的示意的剖视图。
[0017]图11是例示有关第I实施方式的其他功率半导体元件的示意的剖视图。
[0018]图12 (a)?图12 (C)是例示有关第2实施方式的功率半导体元件的示意的剖视图。
[0019]图13是例示有关第2实施方式的其他功率半导体元件的示意的剖视图。
[0020]图14是例示有关第2实施方式的其他功率半导体元件的示意的剖视图。
【具体实施方式】
[0021]以下，参照附图对各实施方式进行说明。
[0022]另外，附图是示意的或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实的结构相同。此外，即使是表示相同部分的情况，也有通过附图使相互的尺寸或比率不同而表示的情况。
[0023]另外，在本说明书和各图中，对于与关于已出现的图在上面叙述的部分同样的要素赋予相同的标号，适当省略详细的说明。
[0024](第I实施方式)
[0025]图1是例示有关第I实施方式的功率半导体元件的示意的剖视图。
[0026]图2 Ca)及图2 (b)是例示有关第I实施方式的功率半导体元件的示意图。
[0027]图2 (a)是示意的俯视图。图2 (b)是示意的剖视图。图1表示图2 (a)的Al —A2线截面。图2 (b)表示图2 Ca)的BI — B2线截面。
[0028]如图1所示，IGBTl 10 (功率半导体元件)具备发射极电极11 (第2电极)、集电极电极12 (第I电极)、η—基极层21 (第I半导体层)、浮动层22 (第2半导体层)、P基极层23 (第3半导体层)、η+发射极层24 (第4半导体层)、栅极电极31 (第I控制电极)和栅极绝缘膜41 (第I绝缘膜)。IGBT110例如是沟槽栅型构造。
[0029]η—基极层21设在发射极电极11与集电极电极12之间。即，η—基极层21设在集电极电极12之上，发射极电极11设在η—基极层21之上。η—基极层21是η型(第I导电型)。第I导电型也可以是P型。在此情况下，第2导电型为η型。
[0030]这里，设发射极电极11、集电极电极12和η—基极层21的层叠方向为Z轴方向。设相对于Z轴方向垂直的I个方向(第I方向)为X轴方向。设相对于Z轴方向及X轴方向垂直的方向为Y轴方向。
[0031]浮动层22是P型，设在发射极电极11与η—基极层21之间。浮动层22设在η —基极层21之上。浮动层22沿着Y轴方向延伸。浮动层22处于电浮动的状态。S卩，浮动层22没有与发射极电极11、集电极电极12及栅极电极31分别电连接。
[0032]P基极层23是P型，设在发射极电极11与η —基极层21之间，在X轴方向上与浮动层22尚开。P基极层23与浮动层22尚开而设在η基极层21之上。ρ基极层23沿着Y轴方向延伸。浮动层22与集电极电极12之间的沿着Z轴方向的距离LI比ρ基极层23与集电极电极12之间的沿着Z轴方向的距离L2短。S卩，浮动层22的扩散深度比ρ基极层23的扩散深度深。距离L2 - LI例如是0.5 μ m以上5 μ m以下。
[0033]η.发射极层24是η型，设在发射极电极11与P基极层23之间。η.发射极层24设在P基极层23之上。η+发射极层24沿着Y轴方向延伸。η+发射极层24的杂质的浓度比η—基极层21的杂质的浓度高。η+发射极层24与发射极电极11电连接。η+发射极层24例如通过与发射极电极11接触，与发射极电极11电连接。在本说明书中，所谓“电连接”是指，除了直接接触连接以外，还包括经由其他导电部件等连接。
[0034]在发射极电极11中例如使用铝。在集电极电极12中例如使用V、N1、Au、Ag或Sn等的金属材料。在η—基极层21、浮动层22、ρ基极层23及η.发射极层24中，例如使用硅等的半导体、碳化硅(SiC)或氮化镓(GaN)等的化合物半导体、或金刚石等的宽带隙半导体
坐寸ο
[0035]栅极电极31在X轴方向上设在浮动层22与ρ基极层23之间。栅极电极31沿着Z轴方向及Y轴方向延伸。栅极电极31的上端31a位于比P基极层23靠上方。栅极电极31的下端31b位于比ρ基极层23靠下方。S卩，栅极电极31在X轴方向上与ρ基极层23的Z轴方向的整体对置。浮动层22与栅极电极31之间的沿着X轴方向的距离L3比ρ基极层23与栅极电极31之间的沿着X轴方向的距离L4长。S卩，栅极电极31靠近ρ基极层23侧设置。在栅极电极31中例如使用多晶硅。
[0036]栅极绝缘膜41设在η—基极层21与栅极电极31之间、浮动层22与栅极电极31之间、P基极层23与栅极电极31之间、以及η+发射极层24与栅极电极31之间。栅极绝缘膜41将η—基极层21与栅极电极31电绝缘，将浮动层22与栅极电极31电绝缘，将ρ基极层23与栅极电极31电绝缘，将η+发射极层24与栅极电极31电绝缘。在栅极绝缘膜41中，例如使用硅氧化膜、硅氮化膜、或硅氮氧化膜等。
[0037]栅极电极31的下端31b与η一基极层21之间的沿着Z轴方向的距离L5比距离L4长。即，栅极电极31的下端31b与η—基极层21之间的栅极绝缘膜41的沿着Z轴方向的厚度比栅极电极31与ρ基极层23之间的栅极绝缘膜41的沿着X轴方向的厚度厚。由此，例如能够使在栅极一集电极间产生的寄生电容Cgc变小。另外，栅极电极31的下端31b与η—基极层21之间的沿着Z轴方向的距离在X轴方向上变化。距离L5例如为栅极电极31的下端31b与η—基极层21之间的沿着Z轴方向的距离的平均值。
[0038]距离L3例如是0.6 μ m以上2.0 μ m以下。距离L4例如是50nm以上300nm以下。距离L5例如是0.5 μ m以上4 μ m以下。此外，浮动层22的下端22u与栅极绝缘膜41的下端41a之间的沿着Z轴方向的距离L9例如是0.1 μ m以上I μ m以下。
[0039]IGBT110还具备ρ+集电极层50 (中间层)、P+接触层51、绝缘膜60和沟槽61。
[0040]P+集电极层50是ρ型，设在集电极电极12与η—基极层21之间。P+集电极层50与集电极电极12及η—基极层21电连接。
[0041]ρ+接触层51是ρ型，设在发射极电极11与P基极层23之间。ρ+接触层51沿着Y轴方向延伸。P+接触层51的杂质的浓度比P基极层23的杂质的浓度高。P+接触层51与发射极电极11及P基极层23电连接。由此，ρ基极层23经由ρ+接触层51与发射极电极11电连接。由此，例如蓄积在P基极层23中的空穴容易被向发射极电极11排出。
[0042]绝缘膜60设在发射极电极11与浮动层22之间，将发射极电极11与浮动层22电绝缘。
[0043]沟槽61在X轴方向上设在浮动层22与P基极层23之间。沟槽61沿着Z轴方向及Y轴方向延伸。栅极电极31及栅极绝缘膜41设在沟槽61的内部。
[0044]n+发射极层24在X轴方向上设在栅极绝缘膜41与p+接触层51之间。n+发射极层24接近于栅极绝缘膜41 (沟槽61)配置。n+发射极层24例如在X轴方向上与栅极绝缘膜41接触。
[0045]IGBTl 10还具备电极13 (第3电极)和电极14 (第4电极)。
[0046]电极13和电极14设在沟槽61的内部。即，栅极电极31、电极13和电极14这3个电极设在沟槽61的内部。
[0047]电极13在X轴方向上设在浮动层22与栅极电极31之间，沿着Z轴方向及Y轴方向延伸。电极13与发射极电极11电连接。电极13的沿着Z轴方向的长度与栅极电极31的沿着Z轴方向的长度实质上相同。
[0048]电极14在X轴方向上设在栅极电极31与电极13之间，沿着Z轴方向及Y轴方向延伸。电极14在X轴方向上与栅极电极31的Z轴方向的整体对置。电极14在X轴方向上与电极13的Z轴方向的整体对置。电极14与发射极电极11电连接。在电极13及电极14中例如使用多晶硅。
[0049]栅极绝缘膜41在η—基极层21与电极13之间、浮动层22与电极13之间、η一基极层21与电极14之间、栅极电极31与电极14之间、以及电极13与电极14之间延伸。
[0050]IGBTl 10还具备电极15、电极16、ρ基极层25 (第5半导体层)、η+发射极层26 (第6半导体层)、栅极电极32 (第2控制电极)、栅极绝缘膜42 (第2绝缘膜)、P+接触层52和沟槽62。
[0051]P基极层25是P型，设在发射极电极11与η —基极层21之间，在X轴方向上与浮动层22离开。浮动层22在X轴方向上设在P基极层23与P基极层25之间。即，P基极层25设在η—基极层21之上,相对于浮动层22在X轴方向上向与P基极层23相反侧离开。ρ基极层25沿着Y轴方向延伸。浮动层22与集电极电极12之间的沿着Z轴方向的距离LI比P基极层25与集电极电极12之间的沿着Z轴方向的距离L6短。S卩，浮动层22的扩散深度比P基极层25的扩散深度深。距离L6例如与距离L2实质上相同。
[0052]η+发射极层26设在发射极电极11与P基极层25之间。η+发射极层26设在ρ基极层25之上。η+发射极层26与发射极电极11电连接。栅极电极32在X轴方向上设在浮动层22与ρ基极层25之间。浮动层22与栅极电极32之间的沿着X轴方向的距离L7比ρ基极层25与栅极电极32之间的沿着X轴方向的距离L8长。S卩，栅极电极32靠近ρ基极层25侧设置。
[0053]栅极绝缘膜42设在η—基极层21与栅极电极32之间、浮动层22与栅极电极31之间、P基极层25与栅极电极32之间、以及η+发射极层26与栅极电极32之间。ρ+接触层52设在发射极电极11与ρ基极层25之间。
[0054]沟槽62在X轴方向上设在浮动层22与ρ基极层25之间。电极15在X轴方向上设在浮动层22与栅极电极32之间。电极16在X轴方向上设在栅极电极32与电极15之间。浮动层22的沿着X轴方向的距离(宽度)L10例如是5μπι以上50μπι以下。距离LlO换言之是沟槽61与沟槽62之间的沿着X轴方向的距离。
[0055]电极15、电极16、ρ基极层25、η+发射极层26、栅极电极32、栅极绝缘膜42、ρ+接触层52及沟槽62分别与电极13、电极14、ρ基极层23、η+发射极层24、栅极电极31、栅极绝缘膜41、P+接触层51及沟槽61实质上相同。因此，关于电极15、电极16、ρ基极层25、η+发射极层26、栅极电极32、栅极绝缘膜42、ρ+接触层52及沟槽62的详细的说明省略。
[0056]如图2 (a)及图2 (b)所示，IGBT110具有元件区域70和末端区域72。元件区域70是在发射极电极11与集电极电极12之间电流流动的区域。末端区域72例如在X — Y平面中将元件区域70包围。另外，在图2 (a)中，为了方便而省略了发射极电极11及绝缘膜60等的图示。
[0057]在末端区域72中，设有第I发射极布线73、第2发射极布线74、栅极布线75、末端绝缘膜76和末端沟槽77。
[0058]第I发射极布线73设在η—基极层21与绝缘膜60之间。在第I发射极布线73中使用例如多晶硅等的导电材料。在发射极电极11中，设有沿着Z轴方向延伸、接触在第I发射极布线73上的插头部11a。由此,第I发射极布线73与发射极电极11电连接。
[0059]在第I发射极布线73上，设有沿着Z轴方向及X轴方向延伸的插头部73a。电极14沿着Y轴方向延伸，接触在插头部73a上。电极16沿着Y轴方向延伸，接触在插头部73a上。由此，电极14及电极16经由第I发射极布线73与发射极电极11电连接。在该例中，电极14及电极16与插头部73a连续。
[0060]末端绝缘膜76设在η—基极层21与第I发射极布线73之间，将η —基极层21与第I发射极布线73电绝缘。在末端绝缘膜76中，例如使用硅氧化膜、硅氮化膜、或硅氮氧
化膜等。
[0061]末端沟槽77沿着Z轴方向及X轴方向延伸。沟槽61及沟槽62接触在末端沟槽77上。插头部73a设在末端沟槽77的内部。末端绝缘膜76的一部份设在末端沟槽77的内部，将η—基极层21与插头部73a电绝缘。
[0062]第2发射极布线74设在η —基极层21与绝缘膜60之间，与第I发射极布线73离开配置。此外，第2发射极布线74设在电极13的一部分上及电极15的一部分上。
[0063]末端绝缘膜76及栅极绝缘膜41设在第2发射极布线74与电极13之间。末端绝缘膜76及栅极绝缘膜42设在第2发射极布线74与电极15之间。在第2发射极布线74中，使用例如多晶硅等的导电材料。在发射极电极11上，设有沿着Z轴方向延伸、接触在第2发射极布线74上的插头部lib。由此,第2发射极布线74与发射极电极11电连接。
[0064]在第2发射极布线74上，设有沿着Z轴方向延伸、接触在电极13上的插头部74a。此外，在第2发射极布线74上，设有沿着Z轴方向延伸、接触在电极13上的插头部(图示省略)。由此，电极13及电极15经由第2发射极布线74与发射极电极11电连接。
[0065]栅极布线75设在η—基极层21与绝缘膜60之间，与第I发射极布线73及第2发射极布线74离开配置。此外，栅极布线75设在栅极电极31的一部分上及栅极电极32的一部分上。在栅极布线75与栅极电极31之间设有末端绝缘膜76及栅极绝缘膜41。在栅极布线75与栅极电极32之间设有末端绝缘膜76及栅极绝缘膜42。在栅极布线75中使用例如多晶硅等的导电材料。[0066]在栅极布线75上，设有沿着Z轴方向延伸、接触在栅极电极31上的插头部。在栅极布线75上，设有沿着Z轴方向延伸、接触在栅极电极32上的插头部。由此，栅极电极31与栅极电极32经由栅极布线75相互电连接。栅极布线75在末端区域72中电连接到省略了图示的金属电极上。
[0067]图3是例示有关第I实施方式的功率半导体元件的等价电路图。
[0068]如图3所示，在IGBT110中，设有电连接在栅极电极31及栅极电极32上的栅极电阻Rg、在栅极一发射极间产生的寄生电容Cge、在栅极一集电极间产生的寄生电容Cgc和发射极一集电极间的输出电阻R2。电容Cge包括在发射极电极11与栅极电极31之间产生的寄生电容Cge1、在发射极电极11与栅极电极32之间产生的寄生电容Cge2、在电极13与栅极电极31之间产生的寄生电容Cge3、在电极14与栅极电极31之间产生的寄生电容Cge4、在电极15与栅极电极32之间产生的寄生电容Cge5、和在电极16与栅极电极32之间产生的寄生电容 Cge6。电容 Cge 例如是 CgeACgedCgeJCgefCgei^Cge6。
[0069]这样，通过设置电极13~16，能够使电容Cge变大。例如，通过栅极电极31中的与电极13对置的部分的面积的调整、或栅极电极31中的与电极14对置的部分的面积的调整，能够调整电容Cge。 [0070]接着，对IGBT110的动作进行说明。
[0071]例如，在集电极电极12上施加正电压，将发射极电极11接地，在栅极电极31及栅极电极32上施加正电压。由此，在发射极电极11与集电极电极12之间流过电流。如果在栅极电极31及栅极电极32上施加阈值电压以上的电压，则ρ基极层23中的栅极绝缘膜41的附近的区域及P基极层25中的栅极绝缘膜42的附近的区域中形成反转沟道。电流例如从集电极电极12经由P+集电极层50、n—基极层21、反转沟道、n+发射极层24及n+发射极层26流向发射极电极11。
[0072]接着，对IGBT110的效果进行说明。
[0073]通过设置浮动层22，能够提高流到发射极电极11中的空穴的排出电阻。即，能得到IE效应。由此，提高来自发射极电极11的电子的注入效率，提高发射极电极11侧的载流子浓度。由此，能够实现高耐压和低开启电压。利用了 IE效应的IGBTl 10也有被称作IEGT(injection-Enhanced Gate Bipolar Transistor,注入增强栅双极型晶体管)的情况。
[0074]图4 (a)~图4 (c)是例示功率半导体元件的特性的曲线图。
[0075]这些图表示IGBT110的关断时的特性。在这些图中，实线是有关实施方式的IGBTl 10的特性，虚线是参考例的IGBT的特性。
[0076]在参考例中，在沟槽61内仅设置栅极电极31，使距离L3与距离L4实质上相同，并且在沟槽62内仅设置栅极电极32，使距离L7与距离L8实质上相同。
[0077]在这些图中，横轴是时间t，图4 Ca)的纵轴是栅极电压Vg，图4 (b)的纵轴是集电极电流Ic，图4 (C)的纵轴是集电极一发射极间的电压Vce。
[0078]如在图4 (a冲用虚线表示那样，在参考例的IGBT中，例如在关断时，栅极电压Vg向负侧较大地振动。即，在参考例中，在关断时，栅极电压Vg振荡。在栅极电压Vg向负侧振动的情况下，在驱动IGBT的电路中，必须实施对负侧的电压的对策。因此，导致电路的复杂化。此外，在参考例的IGBT中，还有接通时的集电极一发射极间电压的时间变化率(dV/dt)大的问题。大的dV/dt能够缩短接通时间，但另一方面容易产生开关噪声。这样，参考例的IGBT在开关特性中存在问题。
[0079]本
【发明者】发现，关断时的栅极电压Vg的振荡起因于蓄积在浮动层22中的空穴。例如，浮动层22在接通状态时蓄积许多空穴。蓄积在浮动层22中的空穴在关断时，随着电压Vce的上升，经由ρ基极层23及ρ+接触层51向发射极电极11流入。此时，浮动层22的电位急剧地变化。随着空穴的移动，浮动层22的电位急剧地下降。伴随着浮动层22的电位变化的位移电流流到栅极电极31中，使栅极电压Vg振荡。
[0080]在有关本实施方式的IGBT110中，浮动层22与栅极电极31之间的沿着X轴方向的距离L3比ρ基极层23与栅极电极31之间的沿着X轴方向的距离L4长。由此，能抑制流到栅极电极31中的位移电流。
[0081]由此，如在图4(a)中用实线表示地那样，抑制了关断时的栅极电压Vg的振荡。从浮动层22向栅极带来的影响被抑制，开关时的动作稳定。在IGBT110中，能得到低开启电压、开关特性良好的功率半导体元件。
[0082]在实施方式中，电极13及电极14电连接在发射极电极11上。因此，电极13及电极14例如被设定为接地电位。电极13及电极14的电位对于蓄积在浮动层22中的空穴成为屏障。由此，能适当地抑制蓄积在浮动层22中的空穴流入到发射极电极11中。
[0083]栅极电压Vg的振荡在满足式(I)的条件的情况下发生。
【权利要求】
1.一种功率半导体元件，其特征在于，具备: 第I电极； 第I导电型的第I半导体层，设在上述第I电极之上； 第2导电型的第2半导体层，设在上述第I半导体层之上； 第2导电型的第3半导体层，与上述第2半导体层离开而设在上述第I半导体层之上； 第I导电型的第4半导体层，设在上述第3半导体层之上； 第2电极，设在上述第4半导体层之上，与上述第4半导体层电连接； 第I控制电极，在上述第2半导体层与上述第3半导体层之间、靠近上述第3半导体层侧设置；以及 第I绝缘膜，在上述第I半导体层与上述第I控制电极之间、上述第2半导体层与上述第I控制电极之间、以及上述第3半导体层与上述第I控制电极之间设置。
2 .如权利要求1所述的功率半导体元件，其特征在于， 还具备设在上述第I控制电极与上述第2半导体层之间、与上述第2电极电连接的第3电极； 上述第I绝缘膜延伸到上述第I半导体层与上述第3电极之间、上述第2半导体层与上述第3电极之间、以及上述第I控制电极与上述第3电极之间。
3.如权利要求2所述的功率半导体元件，其特征在于， 还具备设在上述第I控制电极与上述第3电极之间、与上述第2电极电连接的第4电极； 上述第I绝缘膜延伸到上述第I半导体层与上述第4电极之间、上述第I控制电极与上述第4电极之间、以及上述第2控制电极与上述第4电极之间。
4.如权利要求1所述的功率半导体元件，其特征在于， 上述第2半导体层与上述第I电极之间的距离比上述第3半导体层与上述第I电极之间的距离短。
5.如权利要求1所述的功率半导体元件，其特征在于， 上述第2半导体层处于电浮动的状态。
6.如权利要求1所述的功率半导体元件，其特征在于，还具备: 第2导电型的第5半导体层，相对于上述第2半导体层向与上述第3半导体层相反侧离开而设在上述第I半导体层之上； 第I导电型的第6半导体层，设在上述第5半导体层之上，与上述第2电极电连接； 第2控制电极，在上述第2半导体层与上述第5半导体层之间、靠近上述第5半导体层侧设置；以及 第2绝缘膜，在上述第I半导体层与上述第2控制电极之间、上述第2半导体层与上述第2控制电极之间、以及上述第5半导体层与上述第2控制电极之间设置。
7.如权利要求6所述的功率半导体元件，其特征在于， 上述第2半导体层与上述第I电极之间的距离比上述第5半导体层与上述第I电极之间的距离短。
8.如权利要求6所述的功率半导体元件，其特征在于，还具备: 第I导电部，设在上述第I控制电极与上述第2控制电极之间，与上述第2电极电连接；以及 第3绝缘膜，在上述第I半导体层与上述第I导电部之间、以及上述第2半导体层与上述第I导电部之间设置。
9.如权利要求8所述的功率半导体元件，其特征在于， 上述第I绝缘膜与上述第3绝缘膜之间的距离和上述第2绝缘膜与上述第3绝缘膜之间的距离分别是0.5μπι以上4μπι以下。
10.如权利要求8所述的功率半导体元件，其特征在于， 还具备: 第2导电部，设在上述第I导电部与上述第2控制电极之间；以及 第3导电部，设在上述第I导电部与上述第2导电部之间； 上述第3绝缘膜延伸到上述第I半导体层与上述第2导电部之间、上述第2半导体层与上述第2导电部之间、上述第I半导体层与上述第3导电部之间、上述第I导电部与上述第3导电部之间、以及上述第2导电部与上述第3导电部之间。
11.如权利要求10所述的功率半导体元件，其特征在于， 上述第2导电部及上述第3导电部与上述第2电极电连接。
12.如权利要求10所述的功率半导体元件，其特征在于， 上述第2导电部与上述第2电极电连接； 上述第3导电部与上述第I控制电极电连接。
13.如权利要求1所述的功率半导体元件，其特征在于， 还具备设在上述第I半导体层与上述第3半导体层之间的第7半导体层； 上述第7半导体层的杂质的浓度比上述第I半导体层的杂质的浓度高。
14.如权利要求1所述的功率半导体元件，其特征在于， 上述第I控制电极沿着上述第I半导体层、上述第2半导体层、上述第3半导体层和上述第4半导体层的层叠方向延伸，具有位于比上述第3半导体层靠上的上端、和位于比上述第3半导体层靠下的下端。
15.如权利要求14所述的功率半导体元件，其特征在于， 上述第I控制电极的上述下端与上述第I半导体层之间的距离比上述第I控制电极与上述第3电极之间的距离长。
16.如权利要求1所述的功率半导体元件，其特征在于， 上述第4半导体层的杂质的浓度比上述第I半导体层的杂质的浓度高。
17.如权利要求1所述的功率半导体元件，其特征在于， 还具备设在上述第I电极与上述第I半导体层之间的第2导电型的中间层。
18.如权利要求1所述的功率半导体元件，其特征在于， 还具备设在上述第2电极与上述第3半导体层之间的第2导电型的接触层； 上述接触层的杂质的浓度比上述第3半导体层的杂质的浓度高。
19.如权利要求1所述的功率半导体元件，其特征在于， 上述第4半导体层与上述第I绝缘膜接触。
20.如权利要求1所述的功率半导体元件，其特征在于， 上述第2半导体层与上述第I电极之间的距离和上述第3半导体层与上述第I电极之.间的距离的差的绝对值是5nm以下。
【文档编号】H01L29/739GK103681824SQ201310367702
【公开日】2014年3月26日 申请日期:2013年8月21日 优先权日:2012年9月21日
【发明者】中村和敏, 松田正, 二宫英彰 申请人:株式会社东芝