出了根据一些实施例的半导体器件的半导体板单元和纳米线单元的横截面形状的示意性顶视图。
[0058]图28是示出了根据一些实施例的源极-漏极电流增益与示例性半导体器件的长度的图表。
【具体实施方式】
[0059]本发明的以下内容提供了许多用于实施所提供主题的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，以下说明书中的在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0060]另外，诸如“在…下面”、“在…下方”、“下”、“在…之上”、“上”、“顶部”、“底部”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
[0061]参考图16，根据本发明的用于制造半导体器件的示例性方法1600开始于框1610:提供衬底。衬底在基本上水平方向上延伸。方法1600继续进行至框1620:在衬底上形成第一源极/漏极(S/D)。方法1600继续进行至框1630:形成第二 S/D。第二 S/D设置在第一 S/D之上。方法1600继续进行至框1640:形成半导体板单元。半导体板单元在基本垂直方向上延伸并且使第一 S/D和第二 S/D互连。
[0062]图1至图4示出了根据图16的方法1600的在半导体器件的制造中的操作顺序。
[0063]第一步操作是提供衬底。
[0064]下一步操作是在衬底的第一部分中形成P导电类型的阱区域，以及在衬底的第二部分中形成η导电类型的阱区域，衬底的第二部分在基本水平方向上与衬底的第一部分间隔开。例如，图1示出了在衬底100中形成P型阱区域110和η型阱区域120之后的结构。在一个示例性实施例中，P型阱区域110和η型阱区域120的形成可以包括以下子操作:在衬底100上方沉积保护层；图案化并蚀刻保护层以暴露衬底100的第一部分；诸如通过注入或扩散工艺，在衬底100的暴露部分中形成P型和η型阱区域110、120中的一个；诸如通过蚀刻工艺去除剩余的保护层；在P型和η型阱区域110、120中的一个以及衬底100上方沉积另一保护层；图案化并蚀刻保护层以暴露出衬底100的第二部分；在衬底100的暴露部分中形成P型和η型阱区域110、120中的另一个；以及去除剩余的保护层，从而产生图1中示出的结构。
[0065]然后，参考图2，在P型阱区域110上形成第一外延生长层单元210。其后，在η型阱区域120上形成第二外延生长层单元220。如图2所示，第一外延生长层单元210和第二外延生长层单元220中的每个均包括第一外延生长层230、240、第二外延生长层250、260和第三外延生长层270、280。在一个示例性实施例中，第一外延生长层单元210的形成可以包括下列子操作:使用第一外延生长工艺在P型阱区域110上形成第一外延生长层230，使用第二外延生长工艺在第一外延生长层230上形成第二外延生长层250，以及使用第三外延生长工艺在第二外延生长层250上形成第三外延生长层270。
[0066]第二外延生长层单元220的形成可以包括与第一外延生长层单元210的形成相似的子操作，即，使用第一外延生长工艺在η型阱区域120上形成第一外延生长层240，使用第二外延生长工艺在第一外延生长层240上形成第二外延生长层260，以及使用第三外延生长工艺在第二外延生长层260上形成第三外延生长层280。
[0067]在一些实施例中，第一、第二和第三外延生长工艺是基本上原位实施的。也就是说，第一、第二和第三外延生长工艺可以在非真空击穿的组成工艺腔中实施。在其他实施例中，第一、第二和第三外延生长工艺是非原位实施的。例如，在第一外延生长层230、240上形成第二外延生长层250、260之前，可以清洁第一外延生长层230、240的顶面，并且在第二外延生长层250、260上形成第三外延生长层270、280之前，可以清洁第二外延生长层250、260的顶面。
[0068]第一外延生长层单元210掺杂有η型掺杂剂。第一和第三外延生长层230、270掺杂有比第二外延生长层250的浓度更高的η型掺杂剂。这在图2中示出了，其中，第一和第三外延生长层230、270标示为具有η+导电类型。相似地，第二外延生长层单元220掺杂有P型掺杂剂。第一和第三外延生长层240、280掺杂有比第二外延生长层260的浓度更高的P型掺杂剂。这在图2中示出了，其中，第一和第三外延生长层240、280标示为具有ρ+导电类型。
[0069]应该理解，可以颠倒第一和第二外延生长层单元210、220的形成顺序。也就是说，可以首先实施在η型阱区域120上形成第二外延生长层单元220，并且然后可以实施在P型阱区域110上形成第一外延生长层单元210。
[0070]在形成第一和第二外延生长层单元210、220之后，在图2的结构中形成隔离层以使第一和第二外延生长层单元210、220间隔开，并且使ρ型和η型阱区域110、120间隔开。例如，图3示出了在形成隔离层300之后的图2的结构。在一个示例性实施例中，可以使用浅沟槽隔离(STI)工艺形成隔离层300，其中，形成延伸穿过第一和第二外延生长层单元210,220的结、延伸穿过ρ型和η型阱单元110、120的结并且延伸到衬底100内的沟槽；以及诸如沉积S12S SiN的介电材料以填充沟槽。可以可选地在沟槽中生长热氧化物沟槽衬垫，并在衬垫上方形成氮化硅或氧化硅。然后，诸如通过蚀刻工艺去除多余的介电材料，从而产生图3中所示的结构。
[0071]然后，在图3的结构上方形成硬掩模层，然后，图案化并蚀刻硬掩模层以形成图案化的硬掩模层并暴露出部分的第一和第二外延生长层单元210、220。例如，图案化的硬掩模层可以包括设置在第一外延生长层单元210上的第一组硬掩模以及设置在第二外延生长层单元220上的第二组硬掩模，第一组硬掩模在水平方向上彼此间隔开并且彼此平行的延伸，第二组硬掩模在水平方向上彼此间隔开并且彼此平行的延伸。
[0072]随后，参考图4，使用硬掩模410(图4中仅示出了每个第一和第二组中的一个硬掩模410)，去除第一和第二外延生长层单元210、220的暴露部分以形成未蚀刻的层420、多个蚀刻的层450 (在图4中仅示出了一个蚀刻的层450)、未蚀刻的层460和多个蚀刻的层490 (在图4中仅示出了一个蚀刻的层490)。
[0073]未蚀刻的层420设置在ρ型阱区域110上，并且包括多个环绕部分430 (在图4中仅示出了一个环绕部分430)，多个环绕部分430的每个均作为相应的一个源极440的第一端部，并且作为环绕该环绕部分430的环绕部分。每个蚀刻的层450包括相应的一个源极440的从相应的一个源极440的第一端部430延伸的第二端部452、设置在相应的一个源极440之上的漏极456和在基本垂直方向上延伸的半导体板454，并且该半导体板454使相应的一个源极440的第二端部452和相应的一个漏极456互连。
[0074]未蚀刻的层460设置在η型阱区域120上，并且包括多个环绕部分470 (在图4中仅示出了一个环绕的部分470)，多个环绕部分470中的每个均作为相应的一个源极480的第一端部，并且作为环绕该环绕部分470的环绕部分。每个蚀刻的层490包括相应一个源极480的从相应的一个源极480的第一端部470延伸的第二端部492、设置在相应的一个源极480之上的漏极496和在基本垂直方向上延伸的半导体板494，并且该半导体板494使相应的一个源极480的第二端部492和相应的一个漏极496互连。
[0075]为了清楚的示出，放大了图4中的硬掩模410，源极440、480的第二端部452、492，漏极456、496和半导体板454、494的厚度。
[0076]在一些实施例中，源极440、480的第二端部452、492沿着半导体板454、494的底端延伸，并且漏极456、496沿着半导体板454、494的顶端延伸。在其他实施例中，源极440、480形成于半导体板454、494的顶端上。在这些其他实施例中，漏极456、496形成于半导体板454、494的底端上。
[0077]半导体板454、494具有足够允许实现其制造的最小厚度。也就是说，半导体板454、494可以在半导体制造工艺允许的条件下尽可能的薄，并且可以随着制造技术的进步而制造的更薄。在这个实施例中，源极440、480的第二端部452、492和漏极456、496具有与半导体板454、494具有基本相同的厚度。
[0078]在这个示例性实施例中，半导体板454具有普通的矩形形状，并且在水平方向上彼此间隔开，通常彼此平行的延伸。作为这种结构的结果，半导体板454共同地限定了沿着基本上水平的面的基本上平行的直线的截面形状。
[0079]尽管在这个实例中使用了通常具有直线截面的半导体板454，但是在其他实施例中，可以使用具有除直线外的其他截面形状的半导体板。例如，这些截面形状包括U形截面、L形截面、环形、正弦曲线等。
[0080]在一个实施例中，半导体板454可以共同限定例如图13A中最佳地示出的正方形的单个截面形状。在另一实施例中，半导体板454可以共同限定具有相同的形状和尺寸的多个截面，诸如图13B中所示的那些截面。在又一个实施例中，半导体板454可以共同限定具有相同形状但尺寸不同的多个截面，诸如图13C至图13E中所示的那些截面。在又一个实施例中，半导体板454可以共同限定多个不同的截面形状，诸如图13F中所示的那些截面。
[0081]参考回到图4，在这个示例性实施例中，半导体板494共同限定了与半导体板454的那些截面相同的一个或多个截面。在可选实施例中，半导体板494可以共同限定形状与半导体板454的那些截面不同或基本相同但尺寸与半导体板454的的那些截面不同的一个或多个截面。
[0082]在一些实施例中，示例性方法进一步包括以下操作:形成至少一个源极、至少一个漏极和至少一条在垂直方向上延伸的纳米线，该纳米线使至少一个源极和至少一个漏极互连，并且具有点的截面形状。诸如图