栅极驱动集成电路及包括栅极驱动集成电路的显示装置的制作方法

本申请要求于2015年12月30日提交的韩国专利申请no.10-2015-0189207的权益，在此援引该专利申请作为参考，如同在这里完全阐述一样。

本发明涉及一种栅极驱动集成电路(ic)及包括栅极驱动集成电路的显示装置。

背景技术：

随着信息导向社会的发展，对于显示装置的各种需求逐渐增加。因此，近来诸如液晶显示(lcd)装置、等离子体显示面板(pdp)装置、或有机发光显示装置之类的各种显示装置日益重要。

显示装置包括显示面板和栅极驱动器。显示面板包括显示区域和非显示区域。显示区域包括多条数据线、多条栅极线、以及多个像素，多个像素分别设置在数据线和栅极线的交叉部分中。当给栅极线提供栅极信号时多个像素通过数据线被提供数据电压。像素根据数据电压发射具有某一亮度的光。非显示区域设置在显示区域附近。

栅极驱动器可包括多个栅极驱动ic，栅极驱动ic可安装在栅极柔性膜上。每个栅极柔性膜可以是覆晶薄膜型。栅极柔性膜可通过使用各向异性导电膜贴附在显示面板的非显示区域上，因而栅极驱动ic可连接至非显示区域。

第一栅极驱动ic从时序控制器接收栅极起始脉冲(gsp)并依次输出p个(其中p是正整数)栅极信号(g1到gp)。第二栅极驱动ic接收栅极信号(gp)(其是第一栅极驱动ic的最后一个输出)作为栅极起始脉冲并依次输出p个栅极信号(gp+1到g2p)。这样，第n+1(其中n是正整数)栅极驱动ic接收栅极信号(其是第n栅极驱动ic的最后一个输出)作为栅极起始脉冲。

第n栅极驱动ic通过使用玻璃上线(line-onglass，log)结构连接至第n+1栅极驱动ic。由于显示面板和线中发生的寄生电阻和寄生电容分量，n+1栅极驱动ic接收经由栅极信号(其是来自第n栅极驱动ic的最后一个输出)的延迟而获得的栅极信号作为栅极起始脉冲。

因此，在第n栅极驱动ic最后输出的栅极信号与从第n+1栅极驱动ic输出的第一栅极信号之间产生时间差，在第n栅极驱动ic与第n+1栅极驱动ic之间产生了模糊缺陷(dimdefect)，其中用户看到与栅极线平行的水平线。

技术实现要素：

因此，本发明旨在提供一种基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题的栅极驱动集成电路(ic)及包括栅极驱动集成电路的显示装置。

本发明的一个目的是提供一种防止在栅极驱动ic之间产生模糊缺陷的栅极驱动ic及包括栅极驱动ic的显示装置。

在下面的描述中将列出本发明的附加特征和优点，这些特征和优点的一部分根据下面的描述将是显而易见的或者可通过本发明的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。

为了实现这些和其他优点并根据本发明的意图，如在此具体化和概括描述的，一种栅极驱动集成电路(ic)包括：起始脉冲调制器，所述起始脉冲调制器用于接收在第一逻辑电平与第二逻辑电平之间交替的起始脉冲或前端进位脉冲，以输出通过调制所述起始脉冲或所述前端进位脉冲的逻辑电平移位时间而产生的调制起始脉冲或调制进位脉冲；和移位寄存器，所述移位寄存器用于接收并依次输出所述调制起始脉冲或所述调制进位脉冲，其中所述起始脉冲调制器还用于在所述起始脉冲或所述前端进位脉冲的逻辑电平具有处于所述第一逻辑电平与所述第二逻辑电平之间的第三逻辑电平的时间，输出具有所述第二逻辑电平的调制起始脉冲或调制进位脉冲。

在另一个方面，一种显示装置包括：显示面板，所述显示面板包括多条数据线、多条栅极线、以及连接至所述多条数据线和所述多条栅极线的多个像素；用于向所述多条栅极线提供栅极信号的栅极驱动器；用于向所述多条数据线提供数据电压的数据驱动器；和时序控制电路，所述时序控制电路向所述栅极驱动器提供栅极控制信号并且向所述数据驱动器提供数字视频数据和源极控制信号，其中：所述栅极驱动器包括多个栅极驱动集成电路(ic)，所述多个栅极驱动集成电路的每一个包括起始脉冲调制器，所述起始脉冲调制器用于接收在第一逻辑电平与第二逻辑电平之间交替的起始脉冲或前端进位脉冲，以输出通过调制所述起始脉冲或所述前端进位脉冲的逻辑电平移位时间而产生的调制起始脉冲或调制进位脉冲，其中所述起始脉冲调制器还用于在所述起始脉冲或所述前端进位脉冲的逻辑电平具有处于所述第一逻辑电平与所述第二逻辑电平之间的第三逻辑电平的时间，输出具有所述第二逻辑电平的调制起始脉冲或调制进位脉冲。

应当理解，本发明前面的大体性描述和下面的详细描述都是例示性的和解释性的，意在对要求保护的本发明提供进一步的解释。

附图说明

给本发明提供进一步理解并且并入本申请构成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：

图1是图解根据本发明一示例性实施方式的显示装置的框图；

图2是图解图1的像素的示图；

图3是图解图1的像素的另一示图；

图4是图解显示装置的下基板、栅极驱动ic、栅极柔性膜、源极驱动ic、源极柔性膜、源极电路板、控制电路板、时序控制电路和进位线(carryline)的示图；

图5是图解图4的栅极驱动ic的框图；

图6是详细图解图5的第一栅极驱动ic的电路图；

图7是详细图解图6的起始脉冲调制器的电路图；以及

图8和9是显示起始脉冲或前端进位信号以及基于起始脉冲或前端进位信号的调制起始脉冲或调制进位信号的波形图。

具体实施方式

现在将详细参考本发明的实施方式进行描述，附图中图解了这些实施方式的一些例子。尽可能地将在整个附图中使用相同的参考标记表示相同或相似的部分。

将通过参照附图描述的下列实施方式阐明本发明的优点和特征以及其实现方法。然而，本发明可以以不同的形式实施，不应解释为限于在此列出的实施方式。而是，提供这些实施方式是为了使本公开内容全面和完整，并将本发明的范围充分地传递给所属领域技术人员。此外，本发明仅由权利要求书的范围限定。

为了描述本发明的实施方式而在附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因而本发明不限于图示的细节。相似的参考标记通篇表示相似的元件。在下面的描述中，当确定对相关的已知功能或构造的详细描述会不必要地使本发明的重点模糊不清时，将省略该详细描述。

在本申请中使用“包括”、“具有”和“包含”进行描述的情况下，可添加其他部分，除非使用了“仅”。

在解释一要素时，尽管没有明确说明，但该要素应解释为包含误差范围。

在描述位置关系时，例如，当两部分之间的位置关系被描述为“在……上”、“在……上方”、“在……下方”和“在……之后”时，可在这两部分之间设置一个或多个其他部分，除非使用了“正好”或“直接”。

在描述时间关系时，例如当时间顺序被描述为“在……之后”、“随后”、“接下来”和“在……之前”时，可包括不连续的情况，除非使用了“正好”或“直接”。

将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种要素，但这些要素不应被这些术语限制。这些术语仅仅是用来彼此区分要素。例如，在不背离本发明的范围的情况下，第一要素可能被称为第二要素，相似地，第二要素可能被称为第一要素。

x轴方向、y轴方向和z轴方向不应仅解释为其间关系为严格垂直的几何关系，其可指在本发明的要素实现功能性操作的范围内具有更宽的方向性。

术语“至少一个”应当理解为包括相关所列项目中的一个或多个的任意一个和所有组合。例如，“第一项目、第二项目和第三项目中的至少一个”的含义是指选自第一项目、第二项目和第三项目中的两个或更多个项目的所有项目的组合以及第一项目、第二项目或第三项目。

所属领域技术人员能够充分理解到，本发明各实施方式的特征可彼此部分或整体地结合或组合，且可在技术上彼此进行各种互操作和驱动。本发明的实施方式可彼此独立实施，或者以相互依赖的关系共同实施。

下文中，将参照附图详细描述本发明的典型实施方式。

图1是图解根据本发明一实施方式的显示装置的框图。参照图1，显示装置可包括显示面板10、栅极驱动器20、数据驱动器30和时序控制电路40。

显示装置的例子可包括通过依次给多条栅极线g1到gn提供栅极信号的逐行扫描来分别给多个像素提供数据电压的任何类型的显示装置。例如，显示装置可利用lcd装置、有机发光显示装置、场发射显示(fed)装置或电泳显示装置实现。

显示面板10可包括上基板和下基板。多条数据线d1到dm(其中m是等于或大于2的正整数)、多条栅极线g1到gn(其中n是等于或大于2的正整数)、和包括多个像素p的像素阵列pa可设置在下基板上。多个像素p的每一个可连接至数据线d1到dm之一和栅极线g1到gn之一。因此，当给栅极线提供栅极信号时，每个像素p可通过数据线被提供数据电压并且可根据提供的数据电压发射具有某一亮度的光。

当显示装置由lcd装置实现时，如图2中所示，每个像素p可包括晶体管t、像素电极11和存储电容器cst。晶体管t可响应于第k(其中k是满足1≤k≤n的正整数)栅极线gk的栅极信号，将第j(其中j是满足1≤j≤m的正整数)数据线dj的数据电压提供至像素电极11。因此，每个像素p可利用由提供至数据电极11的数据电压与提供至公共电极12的公共电压之间的电位差所产生的电场来驱动液晶层13的液晶，由此控制从背光单元照射的光的透射率。公共电极12可通过公共电压线vcoml被提供公共电压，背光单元可设置在显示面板10下方，以将均匀的光照射到显示面板10上。此外，存储电容器cst可设置在像素电极11与公共电极12之间并且可在像素电极11与公共电极12之间保持恒定的电压差。

当显示装置由有机发光显示装置实现时，如图3中所示，每个像素p可包括有机发光二极管oled、扫描晶体管st、驱动晶体管dt和存储电容器cst。扫描晶体管st可响应于第k栅极线gk的栅极信号将第j数据线dj的数据电压提供至驱动晶体管dt的栅极电极。驱动晶体管dt可根据提供至驱动晶体管dt的栅极电极的数据电压控制从高电平电压线vddl流到有机发光二极管oled的驱动电流。有机发光二极管oled可设置在驱动晶体管dt与低电平电压线vssl之间并且可根据驱动电流发射具有某一亮度的光。存储电容器cst可设置在驱动晶体管dt的栅极电极与源极电极之间，用于在驱动晶体管dt的栅极电极与源极电极之间保持恒定的电压差。

栅极驱动器20可从时序控制电路40接收栅极控制信号gcs，可根据栅极控制信号gcs产生栅极信号并且可将栅极信号分别提供至栅极线g1到gn。栅极控制信号gcs可包括栅极起始信号(下文中称为起始脉冲)gsp、栅极移位时钟gsc和栅极输出使能信号goe。起始脉冲可以是用于控制与第一帧周期对应的第一栅极脉冲的输出时序的信号，起始脉冲可进行摆动以具有在第一逻辑电平与高于第一逻辑电平的第二逻辑电平之间的值。栅极移位时钟gsc可以是用于将栅极起始信号gsp移位的时钟信号。栅极输出使能信号goe可以是用于控制栅极信号的输出的信号。

数据驱动器30可从时序控制电路40接收数字视频数据data和数据控制信号dcs，可根据数据控制信号dcs将数字视频数据data转换为模拟数据电压，并且可将数据电压分别提供至数据线d1到dm。

时序控制电路40可从外部系统板(未示出)接收数字视频数据data和时序信号。时序信号可包括垂直同步信号、水平同步信号、数据使能信号和点时钟。时序控制电路40可基于时序信号产生用于控制栅极驱动器20的操作时序的栅极控制信号gcs和用于控制数据驱动器30的操作时序的数据控制信号dcs。时序控制电路40可将栅极控制信号gcs提供至栅极驱动器20并可将数字视频数据data和数据控制信号(或源极控制信号)dcs提供至数据驱动器30。

图4是图解显示装置的下基板、栅极驱动ic、栅极柔性膜、源极驱动ic、源极柔性膜、源极电路板、控制电路板、时序控制电路和进位线的示图。在图4中，为了便于描述，省略了设置于显示面板10的下基板上的数据线、栅极线和像素。在图4中，显示装置被图解为包括彼此从属地连接的三个栅极驱动ic110、120和130，但并不限于此。就是说，显示装置可包括彼此从属地连接的s个(其中s是等于或大于2的正整数)栅极驱动ic。

栅极驱动ic110、120和130的每一个可被制造成驱动芯片。栅极驱动ic110、120和130的每一个可安装在栅极柔性膜21上。栅极柔性膜21可设置为多个。多个栅极柔性膜21的每一个可由覆晶薄膜(cof)型实现。cof可包括诸如聚酰亚胺之类的基膜、以及设置在基膜上的多条内部线il。内部线il可以是多条导电引线。栅极柔性膜21可被弯折或弯曲。栅极柔性膜21可通过使用各向异性导电膜贴附在下基板上，因而栅极驱动ic110、120和130可连接至多条栅极线g1到gn。

多个源极驱动ic31的每一个可被制造成驱动芯片。每个源极驱动ic31可安装在源极柔性膜32上。源极柔性膜32可设置为多个。多个源极柔性膜32的每一个可由cof实现。源极柔性膜32可被弯折或弯曲。源极柔性膜32可通过使用各向异性导电膜贴附在下基板上。因而源极驱动ic31可连接至多条数据线d1到dm。此外，源极柔性膜32可贴附在源极印刷电路板(pcb)50上。源极pcb50可由能够弯折或弯曲的柔性pcb实现。

时序控制电路40可安装在控制pcb41上。控制pcb41和源极pcb50可通过诸如柔性扁平电缆(ffc)、柔性印刷电路(fpc)等之类的柔性pcb(fpcb)60彼此连接。此外，可省略控制pcb41和fpcb60，在这种情形中，时序控制电路40可安装在源极pcb50上。

起始线sl可将时序控制电路40连接至第一栅极驱动ic110。起始线sl可通过使用玻璃上线a(loga)将时序控制电路40连接至第一栅极驱动ic110。

进位线cl可连接栅极驱动ic110、120和130。第一进位线cl1可将第一栅极驱动ic110连接至第二栅极驱动ic120。第二进位线cl2可将第二栅极驱动ic120连接至第三栅极驱动ic130。进位线cl可通过使用玻璃上线b(logb)连接栅极驱动ic110、120和130。

内部线il可将栅极驱动ic110、120和130连接至以玻璃上线类型设置在显示面板上的起始线sl或进位线cl。内部线il可以是多条导电引线。

图5是图解图4的栅极驱动ic的框图。在图5中，显示装置被图解为包括彼此从属地连接的三个栅极驱动ic110、120和130，但本发明并不限于此。就是说，显示装置可包括彼此从属地连接的s个(其中s是等于或大于2的正整数)栅极驱动ic。

如图5所示，第一栅极驱动ic110可连接至栅极起始信号线gspl、栅极移位时钟线gscl和栅极输出使能信号线goel。此外，第一栅极驱动ic110可连接至第一到第p栅极线g1到gp(其中p是等于或大于2的正整数)。此外，第一栅极驱动ic110可连接至第一进位线cl1。

第一栅极驱动ic110可基于通过栅极起始信号线gspl输入的起始脉冲、通过栅极移位时钟线gscl输入的栅极移位时钟和通过栅极输出使能信号线goel输入的栅极输出使能信号产生依次输出的第一到第p栅极信号。第一栅极驱动ic110可将第一到第p栅极信号输出至第一到第p栅极线g1到gp。第一栅极驱动ic110可将调制起始脉冲输出至第一进位线cl1，其中调制起始脉冲包括第一逻辑电平l1和高于第一逻辑电平l1的第二逻辑电平l2。在这种情形中，当起始脉冲的逻辑电平为高于第一逻辑电平l1且低于第二逻辑电平l2的第三逻辑电平l3时，第一栅极驱动ic110可输出具有第二逻辑电平l2的调制起始脉冲。

第一进位线cl1可将第一栅极驱动ic110连接至第二栅极驱动ic120并且可接收从第一栅极驱动ic110输出的调制起始脉冲，以给第二栅极驱动ic120输入第一进位脉冲。由于设置于第一进位线cl1中的寄生电阻器r1的寄生电阻分量和寄生电容器c1的寄生电容分量，第一进位脉冲可比调制起始脉冲进一步延迟并可输入至第二栅极驱动ic120。

第二栅极驱动ic120可连接至第一进位线cl1、栅极移位时钟线gscl和栅极输出使能信号线goel。此外，第二栅极驱动ic120可连接至第p+1到第2p栅极线gp+1到g2p。此外，第二栅极驱动ic120可连接至第二进位线cl2。

第二栅极驱动ic120可基于通过第一进位线cl1输入的第一进位脉冲、通过栅极移位时钟线gscl输入的栅极移位时钟和通过栅极输出使能信号线goel输入的栅极输出使能信号产生依次输出的第p+1到第2p栅极信号。第二栅极驱动ic120可将第p+1到第2p栅极信号输出至第p+1到第2p栅极线gp+1到g2p。第二栅极驱动ic120可将第一调制进位脉冲输出至第二进位线cl2。在这种情形中，当输入具有等于或高于第三逻辑电平l3的逻辑电平的第一进位脉冲时，第二栅极驱动ic120可输出具有第二逻辑电平l2的第一调制进位脉冲。

第二进位线cl2可将第二栅极驱动ic120连接至第三栅极驱动ic130并且可接收从第二栅极驱动ic120输出的第一调制进位脉冲，以给第三栅极驱动ic130输入第二进位脉冲。由于设置于第二进位线cl2中的寄生电阻器r2的寄生电阻分量和寄生电容器c2的寄生电容分量，第二进位脉冲可比第一调制进位脉冲进一步延迟并可输入至第三栅极驱动ic130。

第三栅极驱动ic130可连接至第二进位线cl2、栅极移位时钟线gscl和栅极输出使能信号线goel。此外，第三栅极驱动ic130可连接至第2p+1到第3p栅极线g2p+1到g3p。

第三栅极驱动ic130可基于通过第二进位线cl2输入的第二进位脉冲、通过栅极移位时钟线gscl输入的栅极移位时钟和通过栅极输出使能信号线goel输入的栅极输出使能信号产生依次输出的第2p+1到第3p栅极信号。第三栅极驱动ic130可将第2p+1到第3p栅极信号输出至第2p+1到第3p栅极线g2p+1到g3p。

在本发明的示例性实施方式中，第r(其中r是满足2≤r≤s的正整数)栅极驱动ic的前端栅极驱动ic可以是第r-1栅极驱动ic。第r栅极驱动ic的后端栅极驱动ic可以是第r+1栅极驱动ic。此外，输入至第r栅极驱动ic的前端进位脉冲可指通过第r-1进位线输出的第r-1进位脉冲。如上所述，第一到第三栅极驱动ic110、120和130可彼此从属地连接并且可依次产生栅极信号。因而可依次给第一至第3p栅极线g1到g3p提供栅极信号。

图6是详细图解第一栅极驱动ic110的电路图。在图6中，为便于描述，仅图解了第一栅极驱动ic110，第二到第s栅极驱动ic的每一个可与第一栅极驱动ic110相同地实现。

如图6所示，第一栅极驱动ic110可包括起始脉冲调制器210、移位寄存器220、逻辑电路250和电平移位器260。起始脉冲调制器210可连接至栅极起始信号线gspl并且可接收起始脉冲，以输出调制起始脉冲。起始脉冲可在第一逻辑电平l1与高于第一逻辑电平l1的第二逻辑电平l2之间交替或摆动。调制起始脉冲可具有第一逻辑电平l1和第二逻辑电平l2，并且与起始脉冲相比，调制起始脉冲的逻辑电平移位的时间可被调制。

当起始脉冲具有高于第一逻辑电平l1且低于第二逻辑电平l2的第三逻辑电平l3时，起始脉冲调制器210可输出具有第二逻辑电平l2的调制起始脉冲。因此，可在起始脉冲到达第二逻辑电平l2之前输出具有第二逻辑电平l2的调制起始脉冲。

第二到第s栅极驱动ic120和130的每一个可连接至进位线并且可接收前端进位脉冲，以输出调制进位脉冲。前端进位脉冲可在第一逻辑电平l1与高于第一逻辑电平l1的第二逻辑电平l2之间摆动。调制进位脉冲可具有第一逻辑电平l1和第二逻辑电平l2，并且与前端进位脉冲相比，调制进位脉冲的逻辑电平移位的时间可被调制。

当前端进位脉冲具有高于第一逻辑电平l1且低于第二逻辑电平l2的第三逻辑电平l3时，起始脉冲调制器210可输出具有第二逻辑电平l2的调制进位脉冲。因此，可在前端进位脉冲到达第二逻辑电平l2之前输出具有第二逻辑电平l2的调制进位脉冲。

因此，即使当提供由于进位线的电阻和电容分量而延迟的起始脉冲或前端进位脉冲时，起始脉冲调制器210可缩短延迟持续时间并且可输出调制起始脉冲或调制进位脉冲。下面将参照图7详细描述起始脉冲调制器210的细节。

移位寄存器220可从起始脉冲调制器210接收调制起始脉冲。此外，移位寄存器220可连接至栅极移位时钟线gscl并且可接收栅极移位时钟。移位寄存器220可依次输出调制起始脉冲。

移位寄存器220可包括彼此从属地连接的g个(其中g是正整数)d触发器dff1到dffg。g个d触发器dff1到dffg的每一个可包括输入端d、输出端q和时钟端clk。

g个d触发器dff1到dffg的每一个的输入端d可连接至起始脉冲调制器210或前端d触发器的输出端q。例如，如图6中所示，第一d触发器dff1的输入端d可连接至起始脉冲调制器210，第二到第gd触发器dff2到dffg的每一个的输入端d可连接至前端d触发器的输出端q。

g个d触发器dff1到dffg的每一个的输出端q可连接至后端d触发器的输入端d和多条输出线ol1到olg。例如，如图6中所示，第一到第g-1d触发器dff1到dffg-1的每一个的输出端q可连接至后端d触发器的输入端d以及第一到第g-1输出线ol1到olg-1，并且第gd触发器dffg的输出端q可连接至第g输出线olg。g个d触发器dff1到dffg的每一个的时钟端clk可连接至栅极移位时钟线gscl。

逻辑电路250可接收从移位寄存器220依次输出的调制起始脉冲。此外，逻辑电路250可连接至与栅极使能信号线goel连接的第一反相器inv1并且可接收栅极使能信号goe的反转信号。逻辑电路250可对栅极使能信号goe的反转信号和依次输出的调制起始脉冲执行and(与)运算，由此将通过and运算产生的信号输出至电平移位器260。

如图6中所示，逻辑电路250可包括第一到第g逻辑与门电路。下文中，逻辑与门电路可称为与门电路。第一到第g与门电路and1到andg可对栅极使能信号goe的反转信号和依次输出的调制起始脉冲执行与运算，由此产生第一到第g栅极信号。逻辑电路250可将第一到第g栅极信号输出至电平移位器260。

电平移位器260可连接至逻辑电路250并且可接收逻辑电路250的输出信号。电平移位器260可将逻辑电路250的每个输出信号的电压摆动宽度变为使显示面板10中设置的晶体管能够操作的摆动宽度。就是说，电平移位器260可将每个输出信号的电压摆动宽度变为：将显示面板10中设置的晶体管导通的导通电压以及将显示面板10中设置的晶体管截止的截止电压的摆动宽度。

如图2和3中所示，如果显示面板10中设置的每个晶体管由金属氧化物半导体场效应晶体管(mosfet)形成，则导通电压可设为用于激活显示面板10中设置的晶体管的栅极的栅极高电压，截止电压可设为低于栅极高电压的栅极低电压。结果，电平移位器260可给第一到第g栅极线g1到gg输出在栅极低电压与栅极高电压之间摆动的第一到第g栅极信号。

图7是详细图解图6的起始脉冲调制器210的电路图。

参照图7，起始脉冲调制器210可包括反相缓存单元211和噪声去除单元212。

反相缓存单元211可包括第一和第二互补金属氧化物半导体(cmos)单元cmos1和cmos2。

第一cmos单元cmos1可包括第一p型mosfetp1和第一n型mosfetn1。第一p型mosfetp1的漏极可连接至第一n型mosfetn1的漏极，电源电压vdd可提供至第一p型mosfetp1的源极，并且第一n型mosfetn1的源极可接地。起始脉冲可输入至第一p型mosfetp1的栅极和第一n型mosfetn1的栅极。第一cmos单元cmos1的输出可输出至第一p型mosfetp1的漏极和第一n型mosfetn1的漏极。

第二cmos单元cmos2可包括第二p型mosfetp2和第二n型mosfetn2。第二p型mosfetp2的漏极可连接至第二n型mosfetn2的漏极，电源电压vdd可提供至第二p型mosfetp2的源极，并且第二n型mosfetn2的源极可接地。第二p型mosfetp2的栅极和第二n型mosfetn2的栅极可连接至第一cmos单元cmos1的输出端。因此，第一cmos单元cmos1的输出可输出至第二p型mosfetp2的栅极和第二n型mosfetn2的栅极。调制起始脉冲可输入至第二p型mosfetp2的漏极和第二n型mosfetn2的漏极。

在反相缓存单元211中，对应于输入部分的栅极电压可设置在输出电压与地之间，用于驱动第一和第二cmos单元cmos1和cmos2。就是说，当输入部分具有第三逻辑电平l3时，输出电压可具有第二逻辑电平l2。因此，通过使用反相缓存单元211很容易实现在信号电平为第三逻辑电平l3的时间输出第二逻辑电平l2的起始脉冲调制器210。

在这种情形中，可通过调整mosfet的面积控制从漏极开始输出的逻辑电平。mosfet的面积可包括栅极中的金属部分的面积、漏极中的金属部分的面积、以及源极中的金属部分的面积。栅极中的金属部分的面积可指被输入一输入信号的部分中的金属部分的面积，而不是mosfet的主体部分中的金属部分的面积。第一和第二p型mosfetp1和p2可具有第一面积。第一和第二n型mosfetn1和n2可具有大于第一面积的第二面积。在这种情形中，在同一电压时电流可在第一和第二n型mosfetn1和n2中更好地流动，因而与相关技术相比可降低第三逻辑电平l3。当第三逻辑电平l3降低时，在起始脉冲具有第三逻辑电平l3或更大时输出具有第二逻辑电平l2的调制起始脉冲的反相缓存单元211的输出起始时间可变得更早。应当注意，第二到第s栅极驱动ic120和130的每一个连接至进位线并且接收前端进位信号，以输出调制进位脉冲。

当通过调整mosfet的面积降低第三逻辑电平l3时，起始脉冲或前端进位脉冲到达第三逻辑电平l3所花费的时间可缩短。因而可更快速地输出具有第二逻辑电平l2的调制进位脉冲或调制起始脉冲。因此，即使提供由于进位线的电阻和电容分量而被延迟的起始脉冲或前端进位脉冲，也可输出延迟持续时间被更加缩短的调制起始脉冲或调制进位脉冲。

噪声去除单元212可设置在反相缓存单元211的前端。当施加具有被保持短于第一时段t1的时段的第二逻辑电平l2或更高逻辑电平的信号时，噪声去除单元212可输出具有第一逻辑电平l1的调制进位脉冲或调制起始脉冲，由此去除起始脉冲或前端进位脉冲中包括的噪声。噪声去除单元212可包括正信号阻挡单元psb、负信号阻挡单元nsb、p型mosfetpmos和n型mosfetnmos。噪声去除单元212可以是故障(glitch)去除电路。

p型mosfetpmos的漏极可连接至n型mosfetnmos的漏极，电源电压vdd可提供至p型mosfetpmos的源极，并且n型mosfetnmos的源极可接地。起始脉冲可输入至p型mosfetpmos的栅极和n型mosfetnmos的栅极，并且噪声被去除的起始脉冲可输出至p型mosfetpmos的漏极和n型mosfetnmos的漏极。

正信号阻挡单元psb可连接至p型mosfetpmos的栅极并且在输入至p型mosfetpmos的栅极的信号之中可阻挡具有被保持短于第一时段t1的时段的第二逻辑电平l2或更高逻辑电平的信号。负信号阻挡单元nsb可连接至n型mosfetnmos的栅极并且在输入至n型mosfetnmos的栅极的信号之中可阻挡具有被保持短于第一时段t1的时段的第二逻辑电平l2或更高逻辑电平的信号。第一时段t1可以是具有高频分量的噪声分量被保持的时间，例如可以是10ns或更小。正信号阻挡单元psb和负信号阻挡单元nsb的每一个可以是阻挡高频率的低通滤波器(lpf)。

起始脉冲调制器210可具有变化的第三逻辑电平l3。例如，当起始脉冲或前端进位脉冲的上升速度较快时，起始脉冲调制器210可具有接近第二逻辑电平l2的第三逻辑电平l3。当起始脉冲或前端进位脉冲的延迟持续时间较短时，起始脉冲调制器210可具有接近第二逻辑电平l2的第三逻辑电平l3。另一方面，当起始脉冲或前端进位脉冲的上升速度较慢且延迟持续时间较长时，起始脉冲调制器210可具有接近第一逻辑电平l1的第三逻辑电平l3。就是说，第三逻辑电平l3的电平可与起始脉冲或前端进位脉冲的上升速度成正比且可与延迟持续时间成反比。

当上升速度较快(上升时间较短)或延迟持续时间较短时，起始脉冲调制器210可具有相对较高的第三逻辑电平l3；当上升速度较慢或延迟持续时间较长时，起始脉冲调制器210可具有相对较低的第三逻辑电平l3。因此，即使当输入在上升速度和延迟持续时间的每一个中具有差异的起始脉冲或前端进位脉冲时，起始脉冲调制器210的第三逻辑电平l3也可被设置为，同时到达第三逻辑电平l3。

图8和9是显示起始脉冲或前端进位信号以及基于起始脉冲或前端进位信号的调制起始脉冲或调制进位信号的波形图。

在图8中，在设置四个栅极驱动ic的示例性构造中，延迟持续时间最短的起始脉冲是第一信号sp1，第一到第三进位脉冲是第二到第四信号sp2到sp4。此外，调制起始脉冲是第一调制信号msp1，第一到第三调制进位脉冲是第二到第四调制信号msp2到msp4。然而，本发明不限于此，可设置彼此从属地连接的s个(其中s是等于或大于2的正整数)栅极驱动ic。因而可提供第一到第s信号sp1到sps和第一到第s调制信号msp1到msps。

在第一到第四信号sp1到sp4的每一个处于第三逻辑电平l3的时间，可以以第二逻辑电平l2输出第一到第四调制信号msp1到msp4的每一个。第一信号sp1到达第三逻辑电平l3的时间与第四信号sp4到达第三逻辑电平l3的时间之间的差可小于第一信号sp1到达第二逻辑电平l2的时间与第四信号sp4到达第二逻辑电平l2的时间之间的差。因此，如果在第一到第四信号sp1到sp4的每一个处于第三逻辑电平l3的时间以第二逻辑电平l2输出第一到第四调制信号msp1到msp4的每一个，则第一到第四调制信号msp1到msp4之间的延迟持续时间被缩短。

就是说，如果以第二逻辑电平l2输出第一到第四调制信号msp1到msp4的时间之间的差被减小，则在栅极驱动ic之间产生的栅极控制信号gcs的延迟就被减小，具有第二逻辑电平l2的脉冲宽度增加。因此，栅极信号的延迟也被减小，防止了模糊缺陷(其中在栅极驱动ic之间用户可看到与栅极线平行的水平线)。

如图9中所示，当在第一时段t1期间施加具有第二逻辑电平l2的起始脉冲sp时，调制起始脉冲msp或调制进位脉冲保持第一逻辑电平l1。另一方面，当在被保持为长于第一时段t1的第二时段t2期间施加具有第二逻辑电平l2的起始脉冲sp时，调制起始脉冲msp或调制进位脉冲被移位为第二逻辑电平l2。大部分噪声具有高频率和短持续时间。因而如果第一时段t1设为与要被阻挡的噪声的持续时间相同，则防止了调制起始脉冲msp或调制进位脉冲由于噪声失真。

如上所述，根据本发明的示例性实施方式，可在起始脉冲或前端进位脉冲具有高于第一逻辑电平且低于第二逻辑电平的第三逻辑电平的时间输出具有第二逻辑电平的调制进位脉冲或调制起始脉冲。因此，可在起始脉冲或前端进位脉冲到达第二逻辑电平之前输出具有第二逻辑电平的调制进位脉冲或调制起始脉冲。因此，在本发明的示例性实施方式中，缩短了起始脉冲或前端进位脉冲的延迟持续时间。因而防止在栅极驱动ic之间产生用户看到与栅极线平行的水平线的模糊缺陷。

此外，根据本发明的示例性实施方式，因为在反相缓存单元中p型mosfet的面积被调整为大于n型mosfet的面积，所以降低了第三逻辑电平。因此，缩短了起始脉冲或前端进位脉冲到达第三逻辑电平所花费的时间。因而更快速地输出具有第二逻辑电平的调制进位脉冲或调制起始脉冲。因此，在本发明的示例性实施方式中，前端进位脉冲或起始脉冲的延迟持续时间被进一步缩短。因而防止在栅极驱动ic之间产生用户可看到与栅极线平行的水平线的模糊缺陷。

此外，根据本发明的示例性实施方式，当施加具有被保持短于第一时段的第二逻辑电平或更高逻辑电平的信号时，可输出具有第一逻辑电平的调制进位脉冲或调制起始脉冲，因而起始脉冲或前端进位脉冲中包括的噪声被噪声去除单元去除。因此，防止了调制起始脉冲或调制进位脉冲由于噪声失真。

在不背离本发明的精神或范围的情况下，能够在本发明中进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明旨在覆盖落入所附权利要求书范围及其等同范围内的对本发明的修改和变化。