入信号V n的脉宽为T/2,则第一输入信号V n的有效电平到来时间 可以超前于第一时钟信号VA的有效电平到来时间T/2。需要说明的是，当晶体管为N型晶 体管时，其控制极对应的导通的有效电平为高电平，反之，当晶体管为P型晶体管时，其控 制极对应的导通的有效电平为低电平。本实施例中，以N型晶体管为例进行说明，相应地， 晶体管导通的有效电平为高电平。
[0027] 低电平维持模块30,用于在其维持使能端P获得有效电平时将栅极驱动电路的信 号输出端和/或驱动模块20的控制端Q维持在低电平。在具体实施例中，低电平维持模块 30包括：第五晶体管T5和第六晶体管T6,其中，第五晶体管T5的控制极连接至第六晶体管 T6的控制极，连接节点为低电平维持模块30的维持使能端P ;第五晶体管T5的第一极连 接至驱动模块20的控制端Q ;第五晶体管T5的第二极用于连接至低电平端Vss。第六晶体 管T6的第一极连接至栅极驱动电路单元的信号输出端，第六晶体管T6的第二极用于连接 至低电平端V ss。在优选的实施例中，低电平维持模块30还可以包括第一电容C1，第一电容 C1连接在维持使能端P和低电平端V ss之间，第一电容C1的主要作用是为了在低电平维持 阶段保持维持使能端P的电位。在其它实施例中，也可以是其它现有的或者将来出现的维 持方式。
[0028] 需要说明的是，上述各个模块只是以示例的方式原理性地阐述栅极驱动电路单 元，各模块均可采用现有的技术方案，因此，上述各模块中，有些细节并未详细描述，本领域 技术人员依据现有的技术方案能够实现栅极驱动电路单元各模块之间的连接。此外，本领 域技术人员也可以根据实际需要，为完善各模块的功能，而适当增加元器件或模块：
[0029] 例如，为了初始化驱动模块20的控制端Q的电位，在一种实施例中，栅极驱动电路 单元还可以包括第三晶体管T3,第三晶体管T3的控制极用于输入初始化信号V STV，第三晶 体管T3的第一极连接至驱动模块20的控制端Q，第三晶体管T3的第二极用于连接至低电 平端V ss。在初始化阶段，第三晶体管T3响应初始化信号VSTV的有效电平导通，从而初始化 控制端Q的电位。在具体实施例中初始化信号V STV的有效电平可以是例如T/2脉宽的高脉 冲信号，第一输入信号Vn的有效电平可以在初始化信号V STV有效电平结束后T/4(当然，也 可以根据实际需要来设定）到来。
[0030] 例如，为了在栅极驱动电路单元输出扫描信号vOTT之后，实现对初始化驱动模块 20的控制端Q的电位的下拉，栅极驱动电路单元还可以包括第四晶体管T4,第四晶体管T4 的控制极用于输入第二输入信号V I2，第四晶体管T4的第一极连接至驱动模块20的控制端 Q，第四晶体管T4的第二极用于连接至低电平端Vss。在栅极驱动电路单元输出扫描信号V QUT 之后，第四晶体管T4响应第二输入信号VI2的有效电平导通，从而实现控制端Q的放电。
[0031] 例如，为了使得输入模块10在响应第一输入信号Vn时，能够更好地向控制端Q充 电，防止控制端Q的电位被低电平维持模块30不期望地下拉，低电平维持模块30还可以进 一步包括第七晶体管17,第七晶体管17的控制极用于输入第一输入信号V n，第七晶体管17 的第一极连接至维持使能端P，第七晶体管17的第二极用于连接至低电平端Vss。于是，在 输入模块10响应第一输入信号V n的有效电平向控制端Q充电时，第七晶体管17也响应第 一输入信号Vn的有效电平导通将维持使能端P的电位耦合到低电平。
[0032] 在本实施例中，第二输入信号VI2的有效电平到来时间滞后于第一时钟信号 有效电平结束时间。例如，第二输入信号V I2的脉宽为T/2,则第二输入信号V 12的有效电平 到来时间可以滞后于第一时钟信号VA有效电平结束时间T/2。
[0033] 本实施例公开的栅极驱动电路单元还包括：自适电压产生模块40,自适电压产生 模块40的信号输出端用于连接至维持使能端P，自适电压产生模块40用于根据其恒流源产 生自补偿电压，并通过其信号输出端传输给维持使能端P，以向维持使能端P提供有效电 平。
[0034] 在优选的实施例中，自适电压产生模块40和低电平维持模块30之间还连接有：第 八晶体管T8,第八晶体管T8的第一极用于连接至自适电压产生模块40的信号输出端，第八 晶体管T8的第二极连接至低电平维持模块30的维持使能端P，第八晶体管T8的控制极用 于输入第二输入信号V I2;第八晶体管T8响应第二输入信号V 12的有效电平导通第八晶体管 T8的第一极和第二极，从而使得自适电压产生模块40产生的自补偿电压V K通过其信号输 出端传输给维持使能端P。
[0035] 在具体实施例中，自适电压产生模块40包括：恒流源和第九晶体管T9,其中，第九 晶体管T9的第一极连接至第九晶体管T9的控制极；第九晶体管T9的控制极为自适电压产 生模块40的信号输出端；第九晶体管T9的第二极用于连接至低电平端V ss。恒流源用于产 生恒定的电流IKEF，恒流源的第一端用于输入预设电位，恒流源的第二端连接至第九晶体管 T9的第一极。在具体实施例中，恒流源可以是电流源，优选的，可以是电流大小可控的电流 源。在具体实施例中，预设电位可以由高电平端提供。
[0036] 需要说明的是，当栅极驱动电路级联了多个栅极驱动电路单元时，自适电压产生 模块40可以由多个栅极驱动电路单元共用；也可以是每个栅极驱动电路单元分别配置一 个自适电压产生模块40。
[0037] 请参考图2,为本实施例中栅极驱动电路单元工作时序图。为方便后续的描述，本 实施例中，以V H来表征各时钟信号或者脉冲信号的高电平（高电位），以V。来表征各时钟 信号或者脉冲信号的低电平（低电位）。本实施例中栅极驱动电路单元的工作过程分为初 始化、预充电、上拉、下拉、低电平维持五个阶段，下面结合图1和图2,详细介绍本实施例中 栅极驱动电路单元的工作过程。
[0038] 在初始化阶段（tl)，初始化信号VSTV为高电平，于是，第三晶体管T3导通，驱动模 块20的控制端Q被导通的第三晶体管T3下拉至低电平 '，从而，完成控制端Q的初始化操 作。
[0039] 在预充电阶段（t2)，第一输入信号Vn为高电平，第一时钟信号VAS低电平。第一 晶体管T1响应第一输入信号V n的高电平导通，第一输入信号V n通过导通的第一晶体管T1 向驱动模块20的控制端Q充电，于是，控制端Q的电压上升，当控制端Q的电压高于第二晶 体管T2阈值电压时，第二晶体管T2打开。此时，由于第一时钟信号VAS低电平，所以栅极 驱动电路单元的信号输出端输出的扫描信号￥(^为低电平。第七晶体管17响应第一输入 信号V n的高电平导通，维持使能端P被导通的第七晶体管17下拉至低电平，于是，第五晶 体管T5和第六晶体管T6断开。在预充电结束时刻，控制端Q的电压达到V H-VT，其中，\为 第二晶体管T2的阈值电压，完成预充电操作。
[0040] 在上拉阶段（t3)，第一时钟信号V/变为高电平，初始化信