号Sense经过第三与门M476的与计算处理后，输出的读使能信号R-enable始终为0，无法进行有效的读取，即在感测信号Sense的逻辑电平为I的时间内无法完成数据的读取，始终进行数据的写入。
[0054]本发明中采用了延时电路M471，本实施例中的延时电路M471由两个反相器串联连接而成。该延时电路M471则能实现数据O的自使能写入。
[0055]具体过程如下:当感测信号Sense的逻辑电平为O时，经过第一与门M473的与计算处理后，输出逻辑电平为O的自使能信号Self-enable。该逻辑电平为O的自使能信号Self-enable经过反相器M475的反向计算处理后输出逻辑电平为I的反相输出信号。该逻辑电平为I的反相输出信号经两个反相器串联连接的延时电路处理后仍为逻辑电平为I的延时输出信号，该逻辑电平为I的延时输出信号与为逻辑电平为O的感测信号Sense经过第三与门M476的与计算处理后，输出的逻辑电平为O的读使能信号R-enable。
[0056]当感测信号Sense跳变为I时，灵敏放大器M45预充完成，灵敏放大器M45读取存储位单元M44内的数据，并自其数据信号输出端中输出数据输出信号Output为I。该逻辑电平为I的数据输出信号Output经异或门M472的异或计算处理后，输出为逻辑电平为I的异或门输出信号X0R。该逻辑电平为I的异或门输出信号XOR与逻辑电平为I的感测信号Sense相与后输出逻辑电平为I的自使能信号Self-enable。该逻辑电平为I的自使能信号Self-enable经过反相器M475的反向计算处理后输出逻辑电平为O的反相输出信号。此逻辑电平为O的反相输出信号通过延迟电路M471的延迟处理后，在延迟时间内，第三与门M476的一个输入信号为逻辑电平为I的感测信号Sense，第三与门M476的另一个输入信号为感测信号Sense为逻辑电平O期间时、逻辑电平为O的自使能信号Self-enable经过反相器M475的处理后输出的逻辑电平为I的反向输出信号。因此延迟时间内，第三与门M476输出信号为逻辑电平为I的读使能信号R-enable。该逻辑电平为I的读使能信号R-enable则控制的第一读使能开关M4611和第二读使能开关M4622导通，灵敏放大器M45则可以读取存储位单元M44内的数据，灵敏放大器M45数据输出端输出的数据输出信号Output再经过前述的自使能控制逻辑，判断是否需要继续执行写入操作。
[0057]由此可见延迟电路M471的加入，使得数据输入信号Input为O时，也能完成自旋转力矩磁随机存储器的自使能读取和写入。若数据输入信号Input为O时，前一时刻存储位单元M44的数据也为0，即与灵敏放大器的数据输出端的数据输出信号Output相同，则不会执行写入操作，使得写入次数和传统电路相比减少，进而使实际写入执行时间减少，写入功耗进一步降低。
[0058]综上所述，本发明的具有延时读取技术的自旋磁随机存储器自使能电路，因为磁隧道结状态改变的随机性，自使能开关电路使实际写入执行时间减少，功耗降低。同时，若下一输入和前一磁隧道结状态相同，即与灵敏放大器的输出相同，则不会执行写入操作，使得写入次数和传统电路相比减少，写入功耗进一步降低。另外，由于实际写入执行时间减少，磁隧道结两则有大电压差的时间减少，磁隧道结的击穿可能性降低，STT-MRAM的可靠性就得以有效提1? O
【主权项】
1.一种具有延时读取技术的自旋磁随机存储器自使能电路，包括写入控制逻辑电路(M41)、写入驱动电路(M42)、读写隔离开关(M43)、存储位单元(M44)、读使能开关(M46)、灵敏放大器(M45)，其特征在于:还包括能够实现读写隔离开关(M43)和读使能开关(M46)自使能导通和截止的自使能控制逻辑电路(M47)，所述自使能控制逻辑电路(M47)内具有延时电路(M471)； 所述写入驱动电路(M42)的输入端与写入控制逻辑电路(M41)的输出端相连接，所述读写隔离开关(M43)连接于所述写入驱动电路(M42)的输出端和存储位单元(M44)之间，所述读使能开关(M46)连接于所述存储位单元(M44)和灵敏放大器(M45)的输入端之间，所述自使能控制逻辑电路(M47)的输入端与所述灵敏放大器(M45)的输出端相连接，所述自使能控制逻辑电路(M47)的输出端分别连接写入控制逻辑电路(M41)、读写隔离开关(M43)和读使能开关(M46)。2.根据权利要求1所述的自旋磁随机存储器自使能电路，其特征在于:所述自使能控制逻辑电路(M47)还包括有异或门(M472)、反相器(M475)、第一与门(M473)、第二与门(M474)和第三与门(M476)； 其中，异或门(M472)的一个输入端与所述灵敏放大器(M45)的数据信号输出端相连接，异或门(M472)的另一个输入端与写入信号线相连接，异或门(M472)的输出端与第一与门(M473)的一个输入端相连接； 第一与门(M473)的另一个输入端与所述灵敏放大器(M45)的感测信号输出端相连接，第一与门(M473)的输出端与反相器(M475)的输入端、第二与门(M474)的一个输入端相连接; 反相器(M475)的输出端与延时电路(M471)的输入端相连接； 第二与门(M474)的另一个输入端与写使能信号线相连接，第二与门(M474)的输出端与写入控制逻辑电路(M41)、读写隔离开关(M43)相连接； 第三与门(M476)的一个输入端与延时电路(M471)的输出端相连接，第三与门(M476)的另一个输入端与所述灵敏放大器(M45)的感测信号输出端相连接，第三与门(M476)的输出端与读使能开关(M46)相连接。3.根据权利要求2所述的自旋磁随机存储器自使能电路，其特征在于:所述延时电路(M471)为正偶数个串联连接的反相器。4.根据权利要求2或3所述的自旋磁随机存储器自使能电路，其特征在于:所述读写隔离开关(M43)包括第一读写隔离开关(M431)和第二读写隔离开关(M432)，所述读使能开关(M46)包括第一读使能开关(M461)和第二读使能开关(M462); 所述第一读写隔离开关(M431)、第二读写隔离开关(M432)、第一读使能开关(M461)和第二读使能开关(M462)均为MOSFET管； 所述第一读写隔离开关(M431)的漏极连接写入驱动电路(M42)，所述第一读写隔离开关(M431)的源极连接存储位单元(M44)，所述第一读写隔离开关(M431)的栅极连接第二与门(M474)的输出端； 所述第二读写隔离开关(M432)的漏极连接写入驱动电路(M42)，所述第二读写隔离开关(M432)的源极连接存储位单元(M44)，所述第二读写隔离开关(M432)的栅极连接第二与门(M474)的输出端； 所述第一读使能开关(M461)的漏极连接存储位单元(M44)，所述第一读使能开关(M461)的源极连接灵敏放大器(M45)的输入端，所述第一读使能开关(M461)的栅极连接第三与门(M476)的输出端； 所述第二读使能开关(M462)的漏极连接存储位单元(M44)，所述第二读使能开关(M462)的源极接地线(GND)，所述第二读使能开关(M462)的栅极连接第三与门(M476)的输出端。5.根据权利要求4所述的自旋磁随机存储器自使能电路，其特征在于:所述存储位单元(M44)包括一磁隧道结以及与所述磁隧道结的参考层相连接的字线选择晶体管； 所述第一读写隔离开关(M431)的源极与所述存储位单元(M44)中磁隧道结的自由层相连接，所述第二读写隔离开关(M432)的源极与所述存储位单元(M44)中字线选择晶体管相连接； 所述第一读使能开关(M461)的漏极与存储位单元(M44)中磁隧道结的自由层相连接，所述第二读使能开关(M462)的漏极与存储位单元(M44)中字线选择晶体管相连接。
【专利摘要】本发明涉及一种具有延时读取技术的自旋磁随机存储器自使能电路，包括写入控制逻辑电路、写入驱动电路、读写隔离开关、存储位单元、读使能开关、灵敏放大器和能够实现读写隔离开关和读使能开关自使能导通和截止的自使能控制逻辑电路。写入驱动电路的输入端与写入控制逻辑电路的输出端相连接，读写隔离开关连接于写入驱动电路的输出端和存储位单元之间，读使能开关连接于存储位单元和灵敏放大器的输入端之间，自使能控制逻辑电路的输入端与灵敏放大器的输出端相连接，自使能控制逻辑电路的输出端分别连接写入控制逻辑电路、读写隔离开关和读使能开关。该具有延时读取技术的自旋磁随机存储器自使能电路能耗低、可靠性高。
【IPC分类】G11C11/16
【公开号】CN105023603
【申请号】CN201510523020
【发明人】张丽, 庄奕琪, 汤华莲, 赵巍胜, 刘礼文
【申请人】西安电子科技大学宁波信息技术研究院
【公开日】2015年11月4日
【申请日】2015年8月24日