H2可以小于第三子沟槽162c在第三方向Z上的最大深度H3。在一些实施例中，沟槽162的横截面可以类似于如图9B所示的A形。将理解，术语“深度”可以指的是在第三方向Z上子沟槽的最上面的部分与子沟槽的最下面的部分之间的距离(例如，图9B的Hl、H2和H3)。
[0101]将参照图1OA至1E描述用于形成沟槽162的方法。为了简便起见，栅极间隔物151的形状的变化没有在图1OB至1E中示出。
[0102]在一些实施例中，沟槽162可以使用原位工艺形成，原位工艺可以在单个腔室中进行。原位工艺可以如图1OA所描绘地在单个腔室中进行。图1OA是示出根据本发明构思的一些实施例的形成集成电路器件的方法的图示。图10B、10CU0D和1E是沿图9A的线A-A’截取的截面图。
[0103]参照图10A，有源鳍120可以在第一蚀刻工艺(SP，图1OA的第一蚀刻)的周期P期间通过偏置电压使用第一浓度的第一蚀刻剂蚀刻，使得有源鳍120可以如图1OB所示地被各向异性蚀刻。因此，第一蚀刻剂可以被称为各向异性蚀刻剂(AnISO ECHANT) ?在一些实施例中，各向异性蚀刻剂的流速可以如图1OA所示地改变。
[0104]有源鳍120可以在第一蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第二浓度的第二蚀刻剂蚀刻，使得有源鳍120可以如图1OC所示地被各向同性蚀刻。因此，第二蚀刻剂可以被称为各向同性蚀刻剂(ISO ECHANT) ο在一些实施例中，各向同性蚀刻剂的流速可以如图1OA所示地改变。
[0105]被蚀刻的有源鳍120可以在第一蚀刻工艺的周期R期间使用钝化气体钝化。因此，可以形成第一子沟槽162a，如图1OD所示。在一些实施例中，钝化气体的流速可以如图1OA所示地改变。
[0106]在一些实施例中，第一和第二蚀刻剂可以基本上相同。例如，第一和第二蚀刻剂可以包括CF4、即4或SF 6，钝化气体可以包括02、队或C 4F8。然而，第一和第二蚀刻剂以及钝化气体不限于此。
[0107]再次参照图10A，有源鳍120可以在第二蚀刻工艺(S卩，图1OA的第二蚀刻)的周期P期间通过偏置电压使用第三浓度的第三蚀刻剂蚀刻。有源鳍120可以在第二蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第四浓度的第四蚀刻剂蚀刻。被蚀刻的有源鳍120可以在第二蚀刻工艺的周期R期间使用钝化气体钝化。在进行第二蚀刻工艺之后，第二子沟槽162b可以形成在第一子沟槽162a下面，如图1OE所示。将理解，第三蚀刻剂可以被称为各向异性蚀刻剂，第四蚀刻剂可以被称为各向同性蚀刻剂。
[0108]在一些实施例中，第三浓度可以比第一浓度高，第四浓度可以比第二浓度高。因此，第二子沟槽162b可以在尺寸上大于第一子沟槽162a。例如，图1OE示出在尺寸上大于第一子沟槽162a的第二子沟槽162b。
[0109]在一些实施例中，第三蚀刻剂和第四蚀刻剂可以基本上相同。在一些实施例中，第三蚀刻剂和第一蚀刻剂可以基本上相同，第四蚀刻剂和第二蚀刻剂可以基本上相同。然而，第三蚀刻剂和第四蚀刻剂不限于此。
[0110]仍然参照图10A，有源鳍120可以在第三蚀刻工艺(S卩，图1OA的第三蚀刻)的周期P期间通过偏置电压使用第五浓度的第五蚀刻剂蚀刻。有源鳍120可以在第三蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第六浓度的第六蚀刻剂蚀刻。被蚀刻的有源鳍120可以在第三蚀刻工艺的周期R期间使用钝化气体钝化。在进行第三蚀刻工艺之后，第三子沟槽162c可以形成在第二子沟槽162b下面，如图9B所示。将理解，第五蚀刻剂可以被称为各向异性蚀刻剂，第六蚀刻剂可以被称为各向同性蚀刻剂。
[0111]在一些实施例中，第五浓度可以比第三浓度高，第六浓度可以比第四浓度高。因而，第三子沟槽162c可以在尺寸上大于第二子沟槽162b。
[0112]在一些实施例中，第五蚀刻剂和第六蚀刻剂可以基本上相同。在一些实施例中，第五蚀刻剂和第一蚀刻剂可以基本上相同，第六蚀刻剂和第二蚀刻剂可以基本上相同。然而，第五蚀刻剂和第六蚀刻剂不限于此。
[0113]第一蚀刻工艺的第一蚀刻剂、第二蚀刻工艺的第三蚀刻剂和第三蚀刻工艺的第五蚀刻剂可以包括基本上相同的化学成分但是可以具有不同的浓度。第一蚀刻工艺的第二蚀刻剂、第二蚀刻工艺的第四蚀刻剂和第三蚀刻工艺的第六蚀刻剂可以包括基本上相同的化学成分但是可以具有不同的浓度。因此，第一子沟槽162a、第二子沟槽162b和第三子沟槽162c可以具有不同的尺寸。
[0114]在一些实施例中，可以在第一、第二和第三蚀刻工艺期间提供载气，载气的流速可以如图1OA所示地改变。此外，能源功率(source power)可以在第一、第二和第三蚀刻工艺期间被施加，并可以如图1OA所示地改变。第一、第二和第三蚀刻工艺的温度和压力可以如图1OA所示地改变。在一些实施例中，方法还可以包括在第一蚀刻工艺之前的准备周期(例如，图1OA中的准备)。
[0115]将理解，图9B所示的沟槽162可以使用各种方法形成。在一些实施例中，沟槽162可以使用图11中示出的方法形成。
[0116]图11是示出根据本发明构思的一些实施例的形成集成电路器件的方法的图示。参照图11，有源鳍120可以在第一蚀刻工艺的周期P期间通过偏置电压使用第一蚀刻剂蚀亥IJ。因此，有源鳍120可以由于偏置电压而被各向异性地蚀刻，如图1OB所示。
[0117]有源鳍120可以在第一蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第二蚀刻剂蚀刻。因此，有源鳍120可以被各向同性地蚀刻，如图1OC所示。
[0118]被蚀刻的有源鳍120可以在第一蚀刻工艺的周期R期间使用钝化气体钝化。因此，可以形成第一子沟槽162a，如图1OD所示。
[0119]在一些实施例中，第一和第二蚀刻剂可以基本上相同。例如，第一和第二蚀刻剂可以包括CF4、即4或SF 6，钝化气体可以包括02、队或C 4F8。然而，第一和第二蚀刻剂以及钝化气体不限于此。
[0120]再次参照图11，有源鳍120可以在第二蚀刻工艺的周期P期间通过偏置电压使用第三蚀刻剂蚀刻。有源鳍120可以在第二蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第四蚀刻剂蚀刻。被蚀刻的有源鳍120可以在第二蚀刻工艺的周期R期间使用钝化气体钝化。在进行第二蚀刻工艺之后，第二子沟槽162b可以形成在第一子沟槽162a下面，如图1OE所示。
[0121]在一些实施例中，第二蚀刻工艺的周期P可以比第一蚀刻工艺的周期P长，第二蚀刻工艺的周期Q可以比第一蚀刻工艺的周期Q长。因此，第二子沟槽162b可以在尺寸上大于第一子沟槽162a。
[0122]在一些实施例中，第三蚀刻剂和第四蚀刻剂可以基本上相同。在一些实施例中，第三蚀刻剂和第一蚀刻剂可以基本上相同，第四蚀刻剂和第二蚀刻剂可以基本上相同。然而，第三蚀刻剂和第四蚀刻剂不限于此。
[0123]仍然参照图11，有源鳍120可以在第三蚀刻工艺的周期P期间通过偏置电压使用第五蚀刻剂蚀刻。有源鳍120可以在第三蚀刻工艺的周期Q期间在没有偏置电压的情况下使用第六蚀刻剂蚀刻。被蚀刻的有源鳍120可以在第三蚀刻工艺的周期R期间使用钝化气体钝化。在进行第三蚀刻工艺之后，第三子沟槽162c可以形成在第二子沟槽162b下面，如图9B所示。
[0124]在一些实施例中，第三蚀刻工艺的周期P可以比第二蚀刻工艺的周期P长，第三蚀刻工艺的周期Q可以比第二蚀刻工艺的周期Q长。因此，第三子沟槽162c可以在尺寸上大于第二子沟槽162b。
[0125]在一些实施例中，第五蚀刻剂和第六蚀刻剂可以基本上相同。在一些实施例中，第五蚀刻剂和第一蚀刻剂可以基本上相同，第六蚀刻剂和第二蚀刻剂可以基本上相同。然而，第五蚀刻剂和第六蚀刻剂不限于此。
[0126]第一蚀刻工艺的第一蚀刻剂、第二蚀刻工艺的第三蚀刻剂和第三蚀刻工艺的第五蚀刻剂可以包括基本上相同的化学成分并可以具有基本上相同的浓度。第一蚀刻工艺的第二蚀刻剂、第二蚀刻工艺的第四蚀刻剂和第三蚀刻工艺的第六蚀刻剂可以包括基本上相同的化学成分并可以具有基本上相同的浓度。然而，第一蚀刻工艺的周期P、第二蚀刻工艺的周期P和第三蚀刻工艺的周期P可以是不同的，第一蚀刻工艺的周期Q、第二蚀刻工艺的周期Q和第三蚀刻工艺的周期Q可以是不同的，并且第一蚀刻工艺的周期R、第二蚀刻工艺的周期R和第三蚀刻工艺的周期R可以是不同的。因此，第一子沟槽162a、第二子沟槽162b和第三子沟槽162c可以具有不同的尺寸。
[0127]图12A是示出根据本发明构思的一些实施例的形成集成电路器件的方法的透视图，图12B是沿图12A的线A-A’截取的截面图。参照图12A和12B，半导体图案161可以形成在沟槽162中。在一些实施例中，外延生长工艺可以用于形成半导体图案161。沟槽162中的半导体图案161可以邻近虚设栅极结构130的侧表面。半导体图案161可以是晶体管的源极/漏极区。在一些实施例中，半导体图案161可以是例如抬高的源极/漏极。
[0128]当包括有源鳍120的晶体管是PMOS晶体管时，半导体图案161可以包括压应力材料。例如，压应力材料可以是具有比硅的晶格常数大的晶格常数的材料，诸如SiGe。压应力材料可以施加压应力到有源鳍120，从而改善沟道区中的载流子的迀移率。
[0129]当包括有源鳍120的晶体管是NMOS晶体管时，半导体图案161可以包括与基板100基本上相同的材料或张应力材料。例如，当基板100包括硅时，半导体图案161可以是Si或具有比硅小的晶格常数的材料诸如SiC。
[0130]在一些实施例中，当半导体图案161使用原位掺杂工艺形成时，杂质可以被掺杂到半导体图案161中。例如，当半导体图案161使用外延生长工艺生长时，杂质可以被掺杂到半导体图案161中。
[0131]半导体图案161可以具有菱形、圆形或矩形。尽管图12A示出具有菱形(S卩，五边形或六边形)的半导体图案161，但是半导体图案161不限于此。
[0132]参照图12B，半导体图案161可以包括分别设置在第一子沟槽162a、第二子沟槽162b和第三子沟槽162c中的第一段(segment) 161a、第二段161b和第三段161c。第一段161a、第二段161b和第三段161c的每个可以具有弯曲的侧壁，并且弯曲的侧壁可以是凸起的。第一段161a、第二段161b和第三段161c的每个可以具有沿第三方向Z非单调地变化的宽度。
[0133]第一段161a、第二段161b和第三段161c的每个可以具有沿第三方向Z增大的相应的最大宽度和厚度。例如，第一段161a在第二方向Y上的最大宽度Wl可以小于第二段161b在第二方向Y上的最大宽度W2。第二段161b的最大宽度W2可以小于第三段161c在第二方向Y上的最大宽度W3。
[0134]第一段161a在第三方向Z上的最大厚度Hl可以小于第二段161b在第三方向Z上的最大厚度H2。第二段161b在第三方向Z上的最大厚度H2可以小于第三段161c在第三方向Z上的最大厚度H3。
[0135]图13是示出根据本发明构思的一些实施例的形成集成电路器件的方法的透视图。参照图13，初始层间电介质层可以形成在场绝缘层110上以形成层间电介质层171。初始层间电介质层可以覆盖半导体图案161和虚设栅极结构130。初始层间电介质层可以被平坦化直到暴露硬掩模137的顶表面从而可以形成层间绝缘层171。在一些实施例中，初始层间电介质层可以被平坦化直到暴露多晶硅层133的顶表面。硬掩模137可以在形成层间绝缘层171时或在形成层间绝缘层171之后被除去。
[0136]层间电介质层171可以包括例如低k材料、氧化物、氮化物和/或氮氧化物。低k材料可以包括例如可流动的氧化物(FOX)、聚硅氮烷(polysilazene)、非掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PE-TEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、流动式CVD(FCVD)以及其组合，但是不限于此。
[0137]多晶硅层133和虚设硅氧化物层131可以被除去，从而形成交叉有源鳍120的沟槽123。虚设栅极结构130可以被除去，从而在有源鳍120上形成交叉有源鳍120的沟槽123。
[0138]图14A是示出根据本发明构思的一些实施例的形成集