包括鳍式场效应晶体管的集成电路器件及其形成方法
【专利说明】包括鳍式场效应晶体管的集成电路器件及其形成方法
[0001]相关申请的交叉引用
[0002]本申请为2014 年 9 月 18 日在 USPTO 提交的题为 INTEGRATED CIRCUIT DEVICESINCLUDING FINFETS AND METHODS OF FORMING THE SAME (包括鳍式 FET 的集成电路器件及其形成方法)的美国非临时专利申请序列号14/489,965的部分继续申请，其要求2013年 9 月 27 日在 USPTO 提交的题为 HIGH PERFORMANCE Ge FINFET WITH LOW BAND-T0-BANDTUNNELING LEAKAGE CURRENT (具有低的带间隧穿泄漏电流的高性能Ge鳍式FET)的美国临时专利申请序列号61/883，235的优先权，其公开内容全部通过参考特此引入本文。本申请还要求 2014 年 5 月 2 日在 USPTO 提交的题为 HIGH PERFORMANCE Ge FINFET WITH LOWBAND-T0-BAND TUNNELING LEAKAGE CURRENT(具有低的带间隧穿泄漏电流的高性能Ge鳍式FET)的美国临时专利申请序列号61/988，039和2014年5月2日在USPTO提交的题为HIGHPERFORMANCE InGaAs FINFET WITH LOW BAND-T0-BAND TUNNELING LEAKAGE CURRENT (具有低的带间隧穿泄漏电流的高性能InGaAs鳍式FET)的美国临时专利申请序列号61/988，046的优先权，其公开内容全部通过参考特此弓I入本文。
技术领域
[0003]本公开内容总体上涉及电子学领域，和更具体地，涉及形成集成电路器件的方法。
【背景技术】
[0004]已开发包括纯锗沟道或砷化铟镓(InGaAs)沟道的鳍式FET (鳍式场效应晶体管)以提高载流子迀移率。然而，那些鳍式FET可由于在漏区中的带间隧穿(带-带隧穿，band-to-band tunneling, BTBT)电流而具有较高的泄漏电流。
【发明内容】
[0005]形成鳍式FET的方法可包括:在基底上形成包括铟(In)的鳍状沟道区，在所述基底上形成邻近于所述沟道区的深源/漏区，以及在所述沟道区和所述深源/漏区之间形成源/漏延伸区。所述源/漏延伸区的相反的侧壁可分别接触所述沟道区和所述深源/漏区。所述源/漏延伸区可包括InyGa1 yAs，和y可在约0.3-约0.5的范围内。
[0006]在多种实施方式中，所述沟道区中的铟浓度可大于所述源/漏延伸区中的铟浓度。
[0007]根据多种实施方式，形成所述沟道区可包括形成包括InxGa1 xAs的沟道区，和x可在约0.5-约0.6的范围内。
[0008]根据多种实施方式，X可为约0.53。在多种实施方式中，y可为约0.4。
[0009]在多种实施方式中，所述深源/漏区中的铟浓度可大于所述沟道区中的铟浓度。
[0010]根据多种实施方式，形成所述深源/漏区可包括形成包括InzGa1 zAs的深源/漏区，z可在约0.6-约I的范围内。
[0011]在多种实施方式中，所述方法可进一步包括形成接触所述深源/漏区的上部表面的接触区。所述深源/漏区的一部分可接触所述接触区和可包括纯InAs。
[0012]根据多种实施方式，所述基底可包括InP基底或InaGa1 aAs，和a可为约0.53或更小。
[0013]在多种实施方式中，所述基底可包括InP基底，和形成所述包括InxGa1 xAs的沟道区可包括形成可晶格匹配到所述InP基底的InxGa1 xAs图案。
[0014]根据多种实施方式，形成所述沟道区和所述源/漏延伸区可包括:在所述基底上形成初步沟道区，在所述初步沟道区上形成掩模图案，使用所述掩模图案作为蚀刻掩模蚀刻所述初步沟道区以形成所述沟道区，和使用所述沟道区作为晶种层(种子层，seedlayer)外延生长所述源/漏延伸区。
[0015]在多种实施方式中，形成所述掩模图案可包括:在所述初步沟道区上形成第一掩模图案，和在所述第一掩模图案的相反的侧壁上形成间隔物图案。
[0016]在多种实施方式中，蚀刻所述初步沟道区可包括蚀刻所述初步沟道区直至所述初步沟道区的经蚀刻部分的深度达到预定深度。
[0017]根据多种实施方式，形成所述深源/漏区可包括使用所述源/漏延伸区作为晶种层外延生长所述深源/漏区。
[0018]在多种实施方式中，形成所述深源/漏区可包括形成可邻近于所述沟道区的第一侧壁的第一深源/漏区，使得所述源/漏延伸区的相反的侧壁分别接触所述沟道区的第一侧壁和所述第一深源/漏区的侧壁。所述方法可进一步包括形成接触与所述沟道区的第一侧壁相反的所述沟道区的第二侧壁的第二深源/漏区。
[0019]在多种实施方式中，所述方法还可包括形成接触所述深源/漏区的上部表面的接触区。
[0020]根据多种实施方式，所述源/漏延伸区在从所述沟道区到所述深源/漏区的方向上的宽度可为约1nm0
[0021]在多种实施方式中，所述方法可进一步包括形成覆在所述沟道区上方的栅电极。接触所述沟道区的侧壁的所述源/漏延伸区的相反的侧壁之一可与所述栅电极的侧壁基本上对齐(aligned)，使得可在所述源/漏延伸区中形成结(junct1n)。
[0022]形成鳍式FET的方法可包括:在基底上形成包括第一半导体材料的鳍状沟道区，在所述基底上在所述沟道区的侧壁上形成源/漏区，以及在所述沟道区的侧壁和所述源/漏区的侧壁之间形成阻挡层。所述阻挡层可包括所述第一半导体材料和第二半导体材料，和所述阻挡层中的第一半导体材料浓度可小于所述沟道区中的第一半导体材料浓度。
[0023]根据多种实施方式，所述源/漏区中的第一半导体材料浓度和所述阻挡层中的第一半导体材料浓度可不同。
[0024]在多种实施方式中，所述第一半导体材料可包括铟(In)，和所述第二半导体材料可包括镓(Ga)。所述源/漏区中的第一半导体材料浓度可大于所述所述沟道区中的第一半导体材料浓度。
[0025]在多种实施方式中，形成所述沟道区可包括形成包括InxGa1 xAs的沟道区，和x可在约0.5-约0.6的范围内。
[0026]根据多种实施方式，所述第一半导体材料可包括铟(In)，和形成所述沟道区可包括形成包括InxGa1 xAs的沟道区，和x可在约0.5-约0.6的范围内。
[0027]在多种实施方式中，形成所述阻挡层可包括形成包括InyGa1 yAs的阻挡层，和y可在约0.3-约0.5的范围内。
[0028]根据多种实施方式，X可为约0.53。在多种实施方式中，y可为约0.4。
[0029]根据多种实施方式，所述源/漏区中的铟浓度可大于所述沟道区中的铟浓度。
[0030]在多种实施方式中，形成所述源/漏区可包括形成包括InzGa1 zAs的源/漏区，和z可在约0.6-约I的范围内。
[0031]根据多种实施方式，所述方法还可包括形成接触所述源/漏区的上部表面的接触区。所述源/漏区的一部分可接触所述接触区和可包括纯InAs。
[0032]在多种实施方式中，所述基底可包括InP基底或InaGa1 aAs，和a可为约0.53或更小。
[0033]根据多种实施方式，所述基底可包括InP基底，和形成所述包括InxGa1 xAs的沟道区可包括形成可晶格匹配到所述InP基底的InxGa1 xAs图案。
[0034]根据多种实施方式，形成所述沟道区和所述阻挡层可包括:在所述基底上形成初步沟道区，在所述初步沟道区上形成掩模图案，使用所述掩模图案作为蚀刻掩模蚀刻所述初步沟道区以形成所述沟道区，和使用所述沟道区作为晶种层外延生长所述阻挡层。
[0035]在多种实施方式中，形成所述掩模图案可包括:在所述初步沟道区上形成第一掩模图案，和在所述第一掩模图案的相反的侧壁上形成间隔物图案。
[0036]根据多种实施方式，形成所述源/漏区可包括在所述沟道区的第一侧壁上形成第一源/漏区，使得所述阻挡层可设置在所述沟道区的第一侧壁和所述第一源/漏区的侧壁之间。所述方法可进一步包括形成接触与所述沟道区的第一侧壁相反的所述沟道区的第二侧壁的第二源/漏区。
[0037]根据多种实施方式，所述阻挡层在从所述沟道区到所述源/漏区的方向上的宽度可为约10nm。
[0038]在多种实施方式中，所述方法可进一步包括形成覆在所述沟道区上方的栅电极。面对所述沟道区的侧壁的所述阻挡层的侧壁可与所述栅电极的侧壁基本上对齐，使得可在所述阻挡层中形成结。
[0039]包括鳍式FET的集成电路器件可包括:在基底上的包括铟(In)的鳍状沟道区，在所述基底上的邻近于所述沟道区的深源/漏区，以及包括分别接触所述沟道区和所述深源/漏区的相反的侧壁的源/漏延伸区。所述源/漏延伸区可包括InyGa1 yAs，和y可在约0.3-约0.5的范围内。
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