的在竖直方向上的整个部分转化为初步阻挡层138，和初步阻挡层138可接触基底100的上部表面。
[0090]根据图12，可在初步栅220的相反的侧壁上形成偏移间隔物250，然后可使用偏移间隔物250和初步栅220作为蚀刻掩模蚀刻初步阻挡层138以形成阻挡层140。可蚀刻初步阻挡层138直至初步阻挡层138的在基底100的上部表面延伸的部分达到预定厚度，如图12中所说明的。换句话说，可蚀刻初步阻挡层138直至初步阻挡层138的经蚀刻部分的深度达到预定深度。在一些实施方式中，可蚀刻初步阻挡层138直至沟道区112的上部表面被暴露。
[0091]可在阻挡层140上形成源/漏区160 (图13)。源/漏区160可使用外延生长工艺形成，和可使用阻挡层140作为晶种层。再次参考图2，可在沟道区120上形成栅240。可使用例如替换栅工艺用栅240替换初步栅220。
[0092]包括铟(In)、镓(Ga)和砷化物(砷，As)的合金的沟道可改善载流子迀移率。然而，由于漏区中的高的泄漏电流，包括砷化铟镓沟道的器件可无法如预期地改善器件性能。如本发明人所理解的，改变在漏区附近的组成可增大直接带隙且因此可减少漏区中的泄漏电流。根据本发明构思的多种实施方式的形成包括鳍式场效应晶体管(鳍式FET)的集成电路器件的方法可包括在设置在沟道区和漏区之间的隧穿区中选择性地形成源/漏延伸区。
[0093]将参考图1和2描述根据本发明构思的一些实施方式的集成电路器件。再次参考图1和2，集成电路器件可包括基底100和设置在基底100上的隔离层110。所述集成电路器件还可包括具有鳍形状的沟道区120，其可在基底100上和部分地在隔离层110中。沟道区120可包括铟(In)、镓(Ga)和砷化物(砷，As)。沟道区120可由InxlGa1 xlAs构成，和xl的值可在约0.5-约0.6的范围内。在一些实施方式中，xl的值可为约0.53，使得沟道区120可由Ina53Gaa47As构成。将理解，包括Ina53Gaa47As的沟道区120可提供高的电子迀移率。
[0094]基底100可包括一种或多种半导体材料。例如，基底100可包括磷化铟(InP)或砷化铟镓(InaGa1 aAs，a的值可为约0.53或更小)。在一些实施方式中，基底100可为InP基底，和沟道区120可晶格匹配到所述InP基底。在一些实施方式中，基底100可为体基底或绝缘体上半导体(SOI)基底。隔离层110可包括绝缘材料例如氧化物。
[0095]栅240可形成于沟道区120上。栅240可包括栅绝缘层236和栅电极238。在一些实施方式中，栅绝缘层236可包括具有比氧化硅高的介电常数的高_k材料例如氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)和氧化钽(Ta2O5)。栅绝缘层236可使用例如原子层沉积(ALD)工艺共形地形成于栅电极238的侧壁和底部表面上。
[0096]在一些实施方式中，栅电极238可包括顺序堆叠的第一和第二栅电极。例如，所述第一栅电极可包括TiN、TaN、TiC和TaC之一，和所述第二电极可包括钨(W)或铝(Al)。
[0097]根据图2，阻挡层140可设置在沟道区120的侧壁上。阻挡层140可接触沟道区120的侧壁。阻挡层140可包括设置在沟道区120的各相反的侧壁上的两个阻挡层140。在一些实施方式中，阻挡层140各自可包括在基底100的上部表面上延伸的水平部分，如图2中所说明的。将理解，阻挡层140可被称为源/漏延伸区。阻挡层140可由InylGalylAs构成，和yl的值可小于0.53。在一些实施方式中，yl的值可在约0.3-约0.5的范围内，和更特别地yl的值可在约0.35-约0.4的范围内。在一些实施方式中，yl的值可为约0.4，且阻挡层140可因此由Ina4Gaa6As构成。因此，阻挡层140中的铟浓度可小于沟道区120中的铟浓度，和阻挡层140中的镓浓度可大于沟道区120中的镓浓度。沟道区120和阻挡层140中的铟浓度和镓浓度可增大带隙且因此可减小带间隧穿电流。在一些实施方式中，阻挡层140可包括包含减小数量的缺陷或者不包括缺陷的区域以减小陷阱辅助带间隧穿(TA-BTBT)电流。
[0098]阻挡层140的宽度可在1nm的等级，和在一些实施方式中，阻挡140的宽度可为约10nm。将理解，阻挡层140的宽度指的是阻挡层140在图1中所说明的X方向上的厚度。在一些实施方式中，可在栅电极238的边缘的外部形成结(例如，P-N结)，使得所述结可不与栅电极238横向地重叠。所述结可在阻挡层140中形成。在一些替代性实施方式中，所述结可在栅电极238的边缘的内部形成，使得栅电极238可与所述结横向地重叠。不管所述结的位置如何，根据一些实施方式的集成电路器件可减小带间隧穿电流和可包括包含铟(In)、镓(Ga)和砷化物(砷，As)的合金的阻挡层140。尽管图2说明阻挡层140的侧壁与栅绝缘层236的侧壁对齐，但在一些实施方式中，阻挡层140的侧壁可与栅电极238的侧壁对齐。
[0099]在一些实施方式中，沟道区120的水平部分可在基底100的上部表面和阻挡层140的水平部分之间延伸，如图2中所说明的。然而，在一些实施方式中，沟道区120可不包括水平部分且因此阻挡层140可接触基底100的上部表面。
[0100]所述集成电路器件可进一步包括设置在阻挡层140的侧壁上的源/漏区160和设置在源/漏区160上的接触区180。将理解，源/漏区160可称为深源/漏区。因此，阻挡层140可设置在沟道区120和源/漏区160之间的隧穿区中。接触区180可接触源/漏区160的上部表面。阻挡层140可接触沟道区120和源/漏区160的侧壁。接触区180可接触导电层，其将源/漏区160电连接到所述集成电路器件的多个部件例如位线或电容器。所述导电层可包括金属或金属合金。
[0101]源/漏区160可由InzlGalzlAs构成，和Zl的值可大于0.53。在一些实施方式中，zl的值可在约0.6-约I的范围内。在一些实施方式中，zl的值可为约1，和源/漏区160可因此由纯InAs构成。在一些实施方式中，源/漏区160可包括在接触区180附近的包括基本上纯的InAs的部分。因此，源/漏区160中的铟浓度可大于阻挡层140中的铟浓度，和源/漏区160中的镓浓度可小于阻挡层140中的镓浓度。
[0102]将理解，根据本发明构思的一些实施方式的晶体管可具有沿着电流方向的组成分级(渐变，grading)以抑制带间隧穿电流和可适合于低-泄漏操作。根据本发明构思的一些实施方式的晶体管可为η-型场效应晶体管。在一些实施方式中，邻近于基底100的源/漏区160的底部部分和/或沟道区120的底部部分可由InP和/或InbGa1 bAs (b的值可为约0.53或更小)构成。
[0103]再次参考图3，集成电路器件可包括设置在沟道区120的第一侧壁上的一个阻挡层140。因此，邻近于与沟道区120的第一侧壁相反的沟道区120的第二侧壁的源/漏区160可接触沟道区120的第二侧壁。换句话说，在一些实施方式中，阻挡层140可在沟道区120的侧壁的仅一个上且所述集成电路器件可因此具有非对称的结构。
[0104]再次参考图4，掩埋隔离层112可设置在基底100上，和沟道区120可设置在掩埋隔离层112的上部表面上。掩埋隔离层112可介于基底100和沟道区120之间。将理解，沟道区120可使用SOI制造工艺例如晶片结合工艺形成。
[0105]将参考图5至图10描述根据本发明构思的一些实施方式的集成电路器件的形成方法。图5和6为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的透视图。图7为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。
[0106]再次参考图5，可在基底100上形成隔离层110和初步沟道区118。初步沟道区118的下部部分可在隔离层110中，和初步沟道区118的相反的侧壁可接触隔离层110。初步沟道区118可具有在X方向上延伸的线形状。在一些实施方式中，初步沟道区118可使用外延生长工艺使用基底100作为晶种层形成。
[0107]沟道区120可由InxlGalxlAs构成，和xl的值可在约0.5-约0.6的范围内。在一些实施方式中，xl的值可为约0.53，使得沟道区120可由Ina53Gaa47As构成。基底100可包括磷化铟(InP)或砷化铟镓(InaGa1 aAs，a的值可为约0.53或更小)。在一些实施方式中，基底100可为InP基底和沟道区120可晶格匹配到所述InP基底。
[0108]再次参考图6和7，可在初步沟道区118上形成初步栅220。初步栅220可具有在与所述X方向基本上垂直的Y方向上延伸的线形状。因此，初步栅220可在初步沟道区118上方交叉。初步栅220可包括初步栅绝缘层214、初步栅电极216和掩模图案218。例如，初步栅绝缘层214可包括氧化物，初步栅电极216可包括多晶硅，和掩模图案218可包括具有对于初步栅绝缘层214和初步栅电极216的蚀刻选择性的材料。
[0109]图8至10为说明被提供作为根据本