，阻挡层140的宽度指的是阻挡层140在图1中所说明的X方向上的厚度。在一些实施方式中，阻挡层140可包括未掺杂的和/或掺杂的部分，和所述掺杂的部分可包括，例如，对于P-型鳍式FET的硼(B)和对于N-型鳍式FET的磷(P)或砷(As)作为掺杂剂。在一些实施方式中，可在栅电极238的边缘的外部形成结(例如，P-N结)，使得所述结可不与栅电极238横向地重叠。所述结可在阻挡层140中形成。在一些替代性实施方式中，所述结可在栅电极238的边缘的内部形成，使得栅电极238可与所述结横向地重叠。不管所述结的位置如何，减小带间隧穿电流的实施方式可包括包含锗与硅的合金的阻挡层140。尽管图2说明图2中阻挡层140的侧壁与栅绝缘层236的侧壁对齐，但在一些实施方式中，阻挡层140的侧壁可与栅电极238的侧壁对齐。
[0075]在一些实施方式中，沟道区120的水平部分可在基底100的上部表面和阻挡层140的水平部分之间延伸，如图2中所说明的。但是，在一些实施方式中，沟道区120可不包括水平部分且因此阻挡层140可接触基底100的上部表面。
[0076]所述集成电路器件可进一步包括设置在阻挡层140的侧壁上的源/漏区160和设置在源/漏区160上的接触区180。因此，阻挡层140可设置在沟道区120和源/漏区160之间的隧穿区中。接触区180可接触源/漏区160的上部表面。阻挡层140可接触沟道区120和源/漏区160的侧壁。接触区180可接触导电层，其将源/漏区160电连接到所述集成电路器件的多个部件例如位线或电容器。所述导电层可包括金属或金属合金。
[0077]将理解，当源/漏区160在N-型晶体管中时，源/漏区160可包括在接触区180附近的包括基本上纯的硅的部分，和当源/漏区160在P-型晶体管中时，源/漏区160可包括在接触区180附近的包括基本上纯的锗的部分。因此，根据本发明构思的一些实施方式的N-型晶体管可具有这样的在沟道区120、阻挡层140和源/漏区160中的锗浓度:其沿着从沟道区120到源/漏区160的方向减小。根据本发明构思的一些实施方式的P-型晶体管可具有比在所述阻挡层中的锗浓度大的在所述沟道区中的锗浓度，和可具有与在所述阻挡层中的锗浓度基本上相同或比其大的在所述源/漏区中的锗浓度。在一些实施方式中，在N-型晶体管中，源/漏区160的包括基本上纯的硅的部分可接触所述接触区180，而在P-型晶体管中，源/漏区160的包括基本上纯的锗的部分可接触所述接触区180。
[0078]图3为说明根据本发明构思的一些实施方式的集成电路器件的沿着图1的线A-A'所取的横截面图。参考图3，集成电路器件可包括设置在沟道区120的第一侧壁上的一个阻挡层140。因此，邻近于与沟道区120的第一侧壁相反的沟道区120的第二侧壁的源/漏区160可接触沟道区120的第二侧壁。换句话说，在一些实施方式中，阻挡层140可在沟道区120的侧壁的仅一个上且所述集成电路器件可因此具有非对称的结构。
[0079]图4为说明根据本发明构思的一些实施方式的集成电路器件的透视图。参考图4，掩埋隔离层112可设置在基底100上且沟道区120可设置在掩埋隔离层112的上部表面上。掩埋隔离层112可介于基底100和沟道区120之间。将理解，沟道区120可使用SOI制造工艺例如晶片结合(晶片键合，wafer bonding)工艺形成。
[0080]图5和6为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的透视图。图7为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。参考图5，可在基底100上形成隔离层110和初步沟道区118。初步沟道区118的下部部分可在隔离层110中，和初步沟道区118的相反的侧壁可接触隔离层110。初步沟道区118可具有在X方向上延伸的线形状。在一些实施方式中，可使用外延生长工艺使用基底100作为晶种层形成初步沟道区118。
[0081]根据图6和7，可在初步沟道区118上形成初步栅220。初步栅220可具有在与所述X方向基本上垂直的Y方向上延伸的线形状。因此，初步栅220可在初步沟道区118上方交叉。初步栅220可包括初步栅绝缘层214、初步栅电极216和掩模图案218。例如，初步栅绝缘层214可包括氧化物，初步栅电极216可包括多晶硅，和掩模图案218可包括具有对于初步栅绝缘层214和初步栅电极216的蚀刻选择性的材料。
[0082]图8至10为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。参考图8，可使用初步栅220作为蚀刻掩模蚀刻初步沟道区118以形成沟道区120。初步栅220的侧壁和沟道区120的侧壁可彼此基本上竖直地对齐。可蚀刻初步沟道区118直至在基底100的上部表面延伸的沟道区120的水平部分达到预定厚度，如图8中所说明的。换句话说，可蚀刻初步沟道区118直至初步沟道区118的经蚀刻部分的深度达到预定深度。在一些实施方式中，可蚀刻初步沟道区118直至基底100的上部表面被暴露。
[0083]将理解，可在蚀刻初步沟道区118之前在初步栅220的侧壁上形成偏移间隔物，和当蚀刻初步沟道区118时，可将所述偏移间隔物与初步栅220 —起用作蚀刻掩模。因此，在一些实施方式中，沟道区120的侧壁可从初步栅220的侧壁横向地突出。在一些实施方式中，即使当使用所述偏移间隔物作为蚀刻掩模时，由于在所述偏移间隔物下面的初步沟道区118的横向凹进，初步栅220的侧壁和沟道区120的侧壁也可彼此基本上竖直地对齐，如图8中所说明的。所述偏移间隔物可包括具有对于初步沟道区118的蚀刻选择性的材料，和所述偏移间隔物可包括例如氮化硅。
[0084]参考图9，可在沟道区120上形成阻挡层140。可进行外延生长工艺以形成阻挡层140，和可使用沟道区120作为晶种层。阻挡层140可包括SixGe1 x，和x可在约0.05-约0.2的范围内。在一些实施方式中，阻挡层140可在整个阻挡层140中具有基本上均匀的组成，使得在整个阻挡层140中X可为常数。然而，将理解，阻挡层140可具有可变的组成。例如，在整个阻挡层140中硅浓度可具有梯度，和X可理解为阻挡层140中的X的平均值。
[0085]当在形成阻挡层140之前使初步栅220的侧壁和沟道区120的侧壁彼此基本上竖直地对齐时，阻挡层140的侧壁可与初步栅220的侧壁基本上竖直地对齐，如图9中所说明的。如参考图8所讨论的，在一些实施方式中，在形成阻挡层140之前，沟道区120的侧壁可从初步栅220的侧壁横向地突出，和阻挡层140的侧壁可因此从初步栅220的侧壁横向地突出。所述阻挡层的宽度可大体上在1nm的等级，和在一些实施方式中，阻挡层140的宽度可为约10nm。在一些实施方式中，阻挡层140可包括未掺杂的和/或掺杂的部分。例如，所述掺杂的部分可包括对于P-型鳍式FET的硼⑶和对于N-型鳍式FET的磷⑵或砷(As)作为掺杂剂。
[0086]根据图10，可在阻挡层140上形成源/漏区160。源/漏区160可使用外延生长工艺形成，和可使用阻挡层140作为晶种层。将理解，可在相同的工艺腔室中进行外延生长工艺以形成阻挡层140和源/漏区160。在一些实施方式中，在N-型晶体管中，源/漏区160可包括在接触区180附近的包括基本上纯的硅的部分，而在P-型晶体管中，源/漏区160可包括在接触区180附近的包括基本上纯的锗的部分。接触区180可形成于源/漏区160上和可接触源/漏区160的上部表面。
[0087]再次参考图2，可在沟道区120上形成栅240。在一些实施方式中，可使用例如替换栅工艺用栅240替换初步栅220。当使用替换栅工艺时，所述方法可包括在沟道区120上和在初步栅220的侧壁上形成层间绝缘层。可在形成所述层间绝缘层之前在初步栅220的相反的侧壁上形成间隔物。可使用蚀刻工艺，湿法和/或干法蚀刻工艺除去初步栅绝缘层214、初步栅电极216和掩模图案218，以在所述层间绝缘层中形成沟槽。然后可在所述沟槽中形成栅绝缘层236和栅电极238。
[0088]图11至13为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。参考图11，在形成如图7中说明的结构之后，可使用初步栅220作为植入(注入)掩模层进行离子植入工艺以将硅离子植入到初步沟道区118中。因此，初步沟道区118的被初步栅220暴露的部分可转化为包括硅的初步阻挡层138。初步阻挡层138可包括SixGe1 x，和x可在约0.05-约0.2的范围内。在进行所述离子植入工艺之后初步阻挡层138可为非晶的，且因此可进行退火工艺以使初步阻挡层138结晶。
[0089]可基于所述离子植入工艺的能级(能量水平)确定初步阻挡层138的厚度。例如，当所述离子植入工艺的能级增大时，初步阻挡层138的厚度可增加。在一些实施方式中，可如图11中所说明地将初步沟道区118的仅上部部分转化为初步阻挡层138，使得沟道区120的水平部分可在基底100的上部表面和初步阻挡层138之间延伸。然而，将理解，可将初步沟道区118