40]在多种实施方式中，所述沟道区中的铟浓度可大于所述源/漏延伸区中的铟浓度。
[0041]根据多种实施方式，所述沟道区可包括InxGa1 xAs，和x可在约0.5_约0.6的范围内。
[0042]在多种实施方式中，X可为约0.53。根据多种实施方式，y可为约0.4.
[0043]根据多种实施方式，所述深源/漏区中的铟浓度可大于所述沟道区中的铟浓度。
[0044]在多种实施方式中，所述深源/漏区可包括InzGa1 zAs，和z可在约0.6_约I的范围内。
[0045]在多种实施方式中，所述器件可进一步包括接触所述深源/漏区的上部表面的接触区。所述深源/漏区的一部分可接触所述接触区和可包括纯InAs。
[0046]根据多种实施方式，所述基底可包括InP基底或InaGa1 aAs，和a可为约0.53或更小。
[0047]在多种实施方式中，所述基底可包括InP基底，和所述沟道区可包括可晶格匹配至IJ所述InP基底的InxGa1 xAs图案。
[0048]根据多种实施方式，所述深源/漏区可包括第一深源/漏区，其可邻近于所述沟道区的第一侧壁，使得所述源/漏延伸区的相反的侧壁之一接触所述沟道区的第一侧壁和所述第一深源/漏区的侧壁。所述器件可进一步包括第二深源/漏区，其接触与所述沟道区的第一侧壁相反的所述沟道区的第二侧壁。
[0049]在多种实施方式中，所述源/漏延伸区在从所述沟道区到所述深源/漏区的方向上的宽度可为约1nm0
[0050]根据多种实施方式，所述器件还可包括覆在所述沟道区上方的栅电极。接触所述沟道区的侧壁的所述源/漏延伸区的相反的侧壁之一可与所述栅电极的侧壁基本上对齐，使得可在所述源/漏延伸区中形成结。
【附图说明】
[0051]图1为说明根据本发明构思的一些实施方式的集成电路器件的透视图。
[0052]图2为说明根据本发明构思的一些实施方式的集成电路器件的沿着图1的线A-A/所取的横截面图。
[0053]图3为说明根据本发明构思的一些实施方式的集成电路器件的沿着图1的线A-A/所取的横截面图。
[0054]图4为说明根据本发明构思的一些实施方式的集成电路器件的透视图。
[0055]图5-6为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的透视图。
[0056]图7为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。
[0057]图8至10为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。
[0058]图11至13为说明被提供作为根据本发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。
【具体实施方式】
[0059]下面参考附图描述实例实施方式。在不背离本公开内容的精神和教导的情况下，许多不同的形式和实施方式是可能的，且因此所述公开内容不应解释为限于本文中所阐述的实例实施方式。相反，提供这些实例实施方式，使得本公开内容将是彻底和完整的，且将向本领域技术人员传达本公开内容的范围。在附图中，为了清楚，可放大层和区的尺寸和相对尺寸。相同的附图标记始终指的是相同的元件。
[0060]参考作为实例实施方式的理想化实施方式和中间结构的示意图的横截面图或透视图描述本发明构思的实例实施方式。这样，将预计到作为例如制造技术和/或公差的结果的与图示的形状的偏差。因此，本发明构思的实例实施方式不应解释为限于本文中图示的特定形状，而是包括由例如制造导致的形状上的偏差。
[0061]除非另外定义，在本文中所使用的所有术语(包括技术和科学术语)的含义与本发明所属领域的普通技术人员通常理解的含义相同。将进一步理解，术语，例如在常用字典中定义的那些，应解释为具有与它们在相关领域背景中的含义一致的含义，并且将不以理想化或过于形式的意义进行解释，除非在本文中清楚地如此定义。
[0062]在本文中使用的术语仅为了描述【具体实施方式】的目的且不意图限制所述实施方式。如本文中使用的，单数形式“一种(个)(a，an)”和“该(所述)(the) ”也意图包括复数形式，除非上下文清楚地另外指明。将进一步理解，术语“包括”、“包含”、“含有”和/或“含”当用在本说明书中时，表明存在所述的特征、步骤、操作、元件和/或部件(组分)，但是不排除存在或增加一个或多个其它特征、步骤、操作、元件、部件(组分)、和/或其集合。
[0063]将理解，当一个元件被称为“结合”到、“连接”到或“响应”于另外的元件、或“在”另外的元件“上”时，其可直接结合到、连接到或响应于所述另外的元件、或在所述另外的元件上，或者还可存在中间元件。相反，当一个元件被称为“直接结合”到、“直接连接”到或“直接响应”于另外的元件、或“直接在”另外的元件“上”时，则不存在中间元件。如本文中使用的使用“和/或”包括相关列举项目的一个或多个的任何和全部组合。
[0064]将理解，尽管术语第一、第二等可在本文中用于描述多个元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本实施方式的教导的情况下，第一元件可被称作第二元件。
[0065]为了便于描述，在本文中可使用空间相对术语例如“在……之下”、“在……下面”、“下部”、“在……上方”、“上部”等来描述如图中所示的一个元件或特征与另外的元件或特征的关系。将理解，除图中所示的方位以外，空间相对术语还意图包含在使用或操作中的器件的不同方位。例如，如果将图中的器件翻转，描述为“在”其它元件或特征“下面”或“之下”的元件则将定向“在”所述其它元件或特征“上方”。因此，示例性术语“在……下面”可涵盖在……上方和在……下面两种方位。器件可以其它方式定向(旋转90度或在其它方位上)，并且在本文中使用的空间相对描述词可相应地进行解释。
[0066]由于在漏区中的较高的泄漏电流，使用纯锗沟道可无法如预期地改善器件性能。如本发明人所理解的，将硅添加到锗中(例如，将锗与硅合金化)可增大直接带隙和减少漏区中的泄漏电流。根据本发明构思的多种实施方式的形成包括鳍式场效应晶体管(鳍式FET)的集成电路器件的方法可包括在设置在沟道区和漏区之间的隧穿区中选择性地形成包括锗和硅的阻挡层。
[0067]图1为说明根据本发明构思的一些实施方式的集成电路器件的透视图，和图2为说明根据本发明构思的一些实施方式的集成电路器件的沿着图1的线A-A'所取的横截面图。线A-A'在X方向上延伸。
[0068]参考图1和2，集成电路器件可包括基底100和设置在所述基底上的隔离层110。所述集成电路器件还可包括具有鳍形状的沟道区120，其可在基底100上和部分地在隔离层110中。沟道区120可包括锗(Ge)。将理解，沟道区120可由Si1 yGey构成，和y的值可基于应变的适当水平确定。
[0069]在一些实施方式中，当沟道区120为N-型晶体管的沟道区时，沟道区120可由Si1 yGey构成，和y的值可为约0.85或更大。在一些替代性实施方式中，y的值可为约0.9或更大。在一些替代性实施方式中，为了高的载流子迀移率，当沟道区120为N-型晶体管的沟道区时，沟道区120可由基本上纯的锗(即，y的值为约I)构成。在一些实施方式中，当沟道区120为P-型晶体管的沟道区时，沟道区120可由Si1 yGey构成，和y的值可为约0.8或更大。在一些替代性实施方式中，y的值可为约0.9或更大。
[0070]基底100可包括一种或多种半导体材料，例如S1、Ge、SiGe, GaAs或SiGeC。在一些实施方式中，基底100可为体(整体，bulk)硅基底或绝缘体上半导体(SOI)基底。隔离层110可包括绝缘材料例如氧化硅。
[0071]栅240可形成于沟道区120上。栅240可包括栅绝缘层236和栅电极238。在一些实施方式中，栅绝缘层236可包括具有比氧化硅高的介电常数的高_k材料例如氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)、和氧化钽(Ta2O5)。栅绝缘层236可使用例如原子层沉积(ALD)工艺共形地形成于栅电极238的侧壁和底部表面上。
[0072]在一些实施方式中，栅电极238可包括顺序堆叠的第一和第二栅电极。例如，所述第一栅电极可包括TiN、TaN, TiC和TaC之一，和所述第二电极可包括W或Al。
[0073]根据图2，阻挡层140可设置于沟道区120的侧壁上。阻挡层140可接触沟道区120的侧壁。阻挡层140可包括设置于沟道区120的各相反的侧壁上的两个阻挡层140。在一些实施方式中，阻挡层140各自可包括在基底100的上部表面上延伸的水平部分，如图2中所说明的。阻挡层140可包括SixGelx，和X可在约0.05-约0.2的范围内。因此，阻挡层140中的锗浓度可小于沟道区120中的锗浓度。
[0074]阻挡层140的宽度可大体上在1nm的等级，和在一些实施方式中，阻挡140的宽度可为约10nm。将理解