发明构思的一些实施方式的集成电路器件的形成方法的部分的中间结构的沿着图6的线B-B'所取的横截面图。再次参考图8，可使用初步栅220作为蚀刻掩模蚀刻初步沟道区118以形成沟道区120。初步栅220的侧壁和沟道区120的侧壁可彼此基本上竖直地对齐。可蚀刻初步沟道区118直至在基底100的上部表面上延伸的沟道区120的水平部分达到预定厚度，如图8中所说明的。换句话说，可蚀刻初步沟道区118直至初步沟道区118的经蚀刻部分的深度达到预定深度。在一些实施方式中，可蚀刻初步沟道区118直至基底100的上部表面被暴露。
[0110]将理解，可在蚀刻初步沟道区118之前在初步栅220的侧壁上形成偏移间隔物，和当蚀刻初步沟道区118时，可将所述偏移间隔物与初步栅220 —起用作蚀刻掩模。因此，在一些实施方式中，沟道区120的侧壁可从初步栅220的侧壁横向地突出。在一些实施方式中，即使当使用所述偏移间隔物作为蚀刻掩模时，由于在所述偏移间隔物下面的初步沟道区118的横向凹进，初步栅220的侧壁和沟道区120的侧壁也可彼此基本上竖直地对齐，如图8中所说明的。所述偏移间隔物可包括具有对于初步沟道区118的蚀刻选择性的材料，和所述偏移间隔物可包括例如氮化硅。
[0111]再次参考图9，可在沟道区120上形成阻挡层140。可进行外延生长工艺以形成阻挡层140，和可使用沟道区120作为晶种层。阻挡层140可由InylGa1 ylAs构成，和yl的值可小于0.53。在一些实施方式中，yl的值可在约0.3-约0.5的范围内，和更特别地yl的值可在约0.35-约0.4的范围内。在一些实施方式中，yl的值可为约0.4，和阻挡层140可因此由Ina4Gaa6As构成。
[0112]在一些实施方式中，阻挡层140可在整个阻挡层140中具有基本上均匀的组成，使得在整个阻挡层140中yl可为常数。然而，将理解，阻挡层140可具有可变的组成。例如，在整个阻挡层140中铟浓度可具有梯度，和yl可被理解为阻挡层140中的yl的平均值。
[0113]当在形成阻挡层140之前使初步栅220的侧壁和沟道区120的侧壁彼此基本上竖直地对齐时，阻挡层140的侧壁可与初步栅220的侧壁基本上竖直地对齐，如图9中所说明的。如参考图8所讨论的，在一些实施方式中，在形成阻挡层140之前，沟道区120的侧壁可从初步栅220的侧壁横向地突出，和阻挡层140的侧壁可因此从初步栅220的侧壁横向地突出。所述阻挡层的宽度可大体上在1nm的等级，和在一些实施方式中，阻挡层140的宽度可为约1nm0
[0114]再次参考图10，可在阻挡层140上形成源/漏区160。源/漏区160可使用外延生长工艺形成，和可使用阻挡层140作为晶种层。将理解，可在相同的工艺腔室中进行外延生长工艺以形成阻挡层140和源/漏区160。
[0115]源/漏区160可由InzlGalzlAs构成，和zl的值可大于0.53。在一些实施方式中，zl的值可在约0.6-约I的范围内。在一些实施方式中，zl的值可为约1，和源/漏区160可因此由纯InAs构成。在一些实施方式中，源/漏区160可包括邻近于接触区180的包括基本上纯的InAs的部分。在一些实施方式中，源/漏区160的包括基本上纯的InAs的部分可接触所述接触区180。
[0116]再次参考图2，可在沟道区120上形成栅240。在一些实施方式中，可使用例如替换栅工艺用栅240替换初步栅220。当使用替换栅工艺时，所述方法可包括在沟道区120上和在初步栅220的侧壁上形成层间绝缘层。可在形成所述层间绝缘层之前在初步栅220的相反的侧壁上形成间隔物。可使用蚀刻工艺，湿法和/或干法蚀刻工艺除去初步栅绝缘层214、初步栅电极216和掩模图案218，以在所述层间绝缘层中形成沟槽。然后可在所述沟槽中形成栅绝缘层236和栅电极238。
[0117]以上公开的主题将被认为是说明性的，且不是限制性的，且所附权利要求意图覆盖所有落入本发明构思的真实精神和范围内的所有这样地变型、提升和其它实施方式。因此，至由法律所允许的最大程度，所述范围将由所附权利要求及其等同物的最宽的可允许的解释决定，且不应被前述详细描述约束或限制。
【主权项】
1.形成鳍式FET的方法，所述方法包括: 在基底上形成包括铟(In)的鳍状沟道区； 在所述基底上形成邻近于所述沟道区的深源/漏区；和 在所述沟道区和所述深源/漏区之间形成源/漏延伸区，其中: 所述源/漏延伸区的相反的侧壁分别接触所述沟道区和所述深源/漏区；和 所述源/漏延伸区包括InyGa1 yAs，和y在约0.3-约0.5的范围内。2.权利要求1的方法，其中所述沟道区中的铟浓度大于所述源/漏延伸区中的铟浓度。3.权利要求2的方法，其中形成所述沟道区包括形成包括In,Ga1 xAs的沟道区，和x在约0.5-约0.6的范围内。4.权利要求3的方法，其中X为约0.53。5.权利要求4的方法，其中y为约0.4。6.权利要求3的方法，其中所述深源/漏区中的铟浓度大于所述沟道区中的铟浓度。7.权利要求6的方法，其中形成所述深源/漏区包括形成包括In,Ga1 zAs的深源/漏区，z在约0.6-约I的范围内。8.权利要求6的方法，进一步包括形成接触所述深源/漏区的上部表面的接触区，其中所述深源/漏区的一部分接触所述接触区且包括纯InAs。9.权利要求3的方法，其中所述基底包括InP基底或In,Ga1 aAs，和a为约0.53或更小。10.权利要求3的方法，其中: 所述基底包括InP基底；和 形成所述包括InxGa1 M的沟道区包括形成晶格匹配到所述InP基底的InxGa1 xAs图案。11.权利要求1的方法，其中形成所述沟道区和所述源/漏延伸区包括: 在所述基底上形成初步沟道区； 在所述初步沟道区上形成掩模图案； 使用所述掩模图案作为蚀刻掩模蚀刻所述初步沟道区以形成所述沟道区；和 使用所述沟道区作为晶种层外延生长所述源/漏延伸区。12.权利要求1的方法，其中形成所述深源/漏区包括使用所述源/漏延伸区作为晶种层外延生长所述深源/漏区。13.权利要求1的方法，其中: 形成所述深源/漏区包括形成邻近于所述沟道区的第一侧壁的第一深源/漏区，使得所述所述源/漏延伸区的相反的侧壁分别接触所述沟道区的第一侧壁和所述第一深源/漏区的侧壁；和 所述方法进一步包括形成接触与所述沟道区的第一侧壁相反的所述沟道区的第二侧壁的第二深第二源/漏区。14.权利要求1的方法，其中所述源/漏延伸区在从所述沟道区到所述深源/漏区的方向上的宽度为约1nm015.权利要求1的方法，进一步包括形成覆在所述沟道区上方的栅电极，其中接触所述沟道区的侧壁的所述源/漏延伸区的相反的侧壁之一基本上与所述栅电极的侧壁对齐，使得在所述源/漏延伸区中形成结。16.形成鳍式FET的方法，所述方法包括: 在基底上形成包括第一半导体材料的鳍状沟道区； 在所述基底上在所述沟道区的侧壁上形成源/漏区；和 在所述沟道区的侧壁和所述源/漏区的侧壁之间形成阻挡层，其中: 所述阻挡层包括所述第一半导体材料和第二半导体材料；和 所述阻挡层中的第一半导体材料浓度小于所述沟道区中的第一半导体材料浓度。17.权利要求16的方法，其中所述源/漏区中的第一半导体材料浓度和所述阻挡层中的所述第一半导体材料浓度不同。18.权利要求17的方法，其中: 所述第一半导体材料包括铟(In)，和所述第二半导体材料包括镓(Ga);和所述源/漏区中的所述第一半导体材料浓度大于所述沟道区中的所述第一半导体材料浓度。19.权利要求18的方法，其中形成所述沟道区包括形成包括InxGa1xAs的沟道区，和x在约0.5-约0.6的范围内。20.权利要求16的方法，其中形成所述沟道区和所述阻挡层包括: 在所述基底上形成初步沟道区； 在所述初步沟道区上形成掩模图案； 使用所述掩模图案作为蚀刻掩模蚀刻所述初步沟道区以形成所述沟道区；和 使用所述沟道区作为晶种层外延生长所述阻挡层。21.权利要求16的方法，其中: 形成所述源/漏区包括在所述沟道区的第一侧壁上形成第一源/漏区，使得所述阻挡层设置在所述沟道区的第一侧壁和所述第一源/漏区的侧壁之间；和 所述方法进一步包括形成接触与所述沟道区的第一侧壁相反的所述沟道区的第二侧壁的第二源/漏区。22.权利要求16的方法，其中所述阻挡层在从所述沟道区到所述源/漏区的方向上的宽度为约1nm0
【专利摘要】本发明涉及包括鳍式场效应晶体管的集成电路器件及其形成方法。提供形成鳍式FET的方法。所述方法可包括：在基底上形成包括铟(In)的鳍状沟道区，在所述基底上形成邻近于所述沟道区的深源/漏区，以及在所述沟道区和所述深源/漏区之间形成源/漏延伸区。所述源/漏延伸区的相反的侧壁可分别接触所述沟道区和所述深源/漏区，和所述源/漏延伸区可包括InyGa1-yAs，和y在约0.3-约0.5的范围内。
【IPC分类】H01L21/336
【公开号】CN105185712
【申请号】CN201510220856
【发明人】B.J.奥布雷多维克, R.C.鲍恩, M.S.罗德
【申请人】三星电子株式会社
【公开日】2015年12月23日
【申请日】2015年5月4日