14A至图14D所示的那些截面形状，在这些实施例中，半导体板和至少一条纳米线1400可以共同限定截面形状。
[0083]参考图4和图15，根据本发明的半导体器件的示例性实施例包括衬底100、p型阱区域110、η型阱区域120、源极440和480、漏极456和496、以及半导体板454和494。
[0084]ρ型阱区域110形成在衬底100的第一部分中。η型阱区域120形成在衬底100的第二部分中，衬底100的第二部分与衬底100的第一部分在基本水平方向上间隔开。
[0085]沿着基本垂直的平面，每个源极440、480均基本上具有倒置的T形截面形状，并且包括形成在ρ型阱区域110上的第一端部430和第二端部452。相似地，沿着基本垂直的平面，每个源极480均基本上具有倒置的T形截面形状，并且包括形成在η型阱区域120上的第一端部470和第二端部492。
[0086]每个漏极456、496设置在相应的一个源极440、480之上。
[0087]每个半导体板454、494在基本垂直方向上延伸，并且使相应的一个源极440、480的第二端部452、492与相应的一个漏极456、496互连。
[0088]在这个示例性实施例中，源极440、480的第二端部452、492沿着半导体板454、494的底端延伸，并且漏极456、496沿着半导体板454、494的顶端延伸。在可选实施例中，源极440、480形成在半导体板454、494的顶端上。在这些可选实施例中，漏极456、496形成在半导体板454、494的底端上。
[0089]半导体板454、494具有足够允许实现其制造的最小厚度。也就是说，半导体板454、494在半导体制造工艺允许的条件下可以尽可能的薄，并且可以随着制造技术的进步而制造的更薄。在这个实施例中，源极440、480的第二端部452、492和漏极456、496具有与半导体板454、494基本相同的厚度。
[0090]在这个示例性实施例中，半导体板454具有普通的矩形形状，并且在水平方向上彼此间隔开，通常彼此平行的延伸。作为这种结构的结果，半导体板454共同地限定了沿着基本上水平的面的基本上平行的直线的截面形状。
[0091]尽管在这个实例中使用了通常具有直线截面的半导体板454，但是在其他实施例中，可以使用具有除直线外的其他截面形状的半导体板。例如，这些截面形状包括U形截面、L形截面、环形、正弦曲线等。
[0092]在一个实施例中，半导体板454可以共同限定例如图13A中最佳地示出的正方形的单个截面形状。在另一实施例中，半导体板454可以共同限定具有相同的形状和尺寸的多个截面，诸如图13B中所示的那些截面。在又一个实施例中，半导体板454可以共同限定具有相同形状但尺寸不同的多个截面，诸如图13C至图13E中所示的那些截面。在又一个实施例中，半导体板454可以共同限定多个不同的截面形状，诸如图13F中所示的那些截面形状。
[0093]参考回到图4和图15，在这个示例性实施例中，半导体板494共同限定了与半导体板454的那些截面相同的一个或多个截面。在可选实施例中，半导体板494可以共同限定形状与半导体板454的那些截面不同或基本相同但尺寸与半导体板454的那些截面不同的一个或多个截面。
[0094]在一些实施例中，示例性半导体器件进一步包括至少一个源极、至少一个漏极和至少一条在垂直方向上延伸的纳米线，该纳米线使至少一个源极和至少一个漏极互连，并且具有点的截面形状。诸如图14A至图14D所示的那些截面形状，在这样的其他实施例中，半导体板和至少一条纳米线1400可以共同限定截面形状。
[0095]图5至图12示出了根据图16的方法1600的在制造半导体器件过程中的接下来的操作顺序。
[0096]图5示出了在形成一对源极硅化物520、530之后的图4中的结构。每个源极硅化物520、530环绕相应的一个源极440的第一端部430以及源极480的第一端部470。在一个示例性实施例中，源极硅化物520、530的形成可以包括以下子步骤:诸如通过蚀刻工艺去除隔离层300的从未蚀刻的层420、460(参见图4)向外伸出的部分，从而使隔离层300基本上与未蚀刻的层420、460平齐；形成围绕每个蚀刻的层450、490的间隔件510 ;在形成间隔件510之后在该结构上方形成娃化物金属(诸如T1、N1、Co等);在形成娃化物金属之后，对结构实施退火工艺以使硅化物金属反应，从而反应的硅化物金属形成源极硅化物520、530 ;以及去除未反应的金属，从而产生图5中示出的结构。用于形成间隔件510的材料的实例包括但不限于SiN、S1jP S1N。
[0097]然后，形成一对栅极堆叠件，每个栅极堆叠件围绕相应的半导体板454和半导体板494。例如，图6示出了在形成栅极堆叠件640、670之后的图5中的结构。栅极堆叠件640包括围绕并直接接触半导体板454的栅极氧化物610，围绕并直接接触栅极氧化物610的第一栅极620，以及围绕并直接接触第一栅极620的第二栅极630。栅极堆叠件670包括围绕并直接接触半导体板494的栅极氧化物650，以及围绕并直接接触栅极氧化物650的栅极 660。
[0098]在一个示例性实施例中，栅极堆叠件640、670的形成可以包括以下子操作:诸如通过蚀刻工艺从图5的结构去除间隔件510 ;在去除间隔件510之后，在结构上方形成诸如Si02、SiCN、SiN或S1CN的第一层间介电(ILD)层；蚀刻第一 ILD层以使蚀刻的第一 ILD层700与源极440、480的第二端部452、492基本上平齐，从而产生如图7所示的结构；在图7的结构上方形成介电层800，从而产生图8中所示的结构；在图8的结构上方形成第一导电层，然后，去除第一导电层的一部分使得剩余的第一导电层仅出现在P型阱区域110之上的介电层800上，从而产生图9中示出的结构；以共形的方式在图9的结构上方形成第二导电层1000，从而产生图10中示出的结构；以及切割介电层800及第一和第二导电层900、1000以形成图6中示出的栅极堆叠件640、670。
[0099]介电层800可以包括高K电介质，诸如Hf02、Al203、La2O3或氧化物。用于形成第一和第二导电层900、1000的材料的实例包括但不限于T1、Ta、Al、W、TiN, TaN和TiAl。
[0100]然后，形成多个漏极硅化物，每个漏极硅化物均提供在相应的一个漏极456、496上。例如，图11示出了在形成漏极硅化物1100之后的图6的结构。在一个示例性实施例中，漏极硅化物1100的形成包括以下子操作:在图6的结构上方形成第二 ILD层；诸如通过化学机械抛光/平坦化(CMP)来平坦化第二 ILD层直到平坦化的第二 ILD层1110与漏极456、496基本上平齐，从而去除硬掩模410 ;在漏极456、496和第二 ILD层1110上方形成诸如T1、Ni或Co的硅化物金属；在形成硅化物金属之后，对该结构实施退火工艺以使硅化物金属反应，从而使反应的硅化物金属形成漏极硅化物1100 ;以及去除未反应的硅化物金属，从而产生图11中示出的结构。
[0101]最后，形成多个接触件，每个接触件均电连接至相应的一个源极硅化物520、530、漏极硅化物1100、栅极堆叠件640的第二栅极630和栅极堆叠件670的栅极660。例如，图12示出了在形成接触件1200(未在图12中示出用于栅极堆叠件640的第二栅极630的接触件1200)之后的图11的结构。在一个示例性实施例中，使用中段制程(MEOL)工艺形成接触件1200，其中，在图11的结构上方形成第三ILD层1210。第一 ILD层700、第二 ILD层1110和第三ILD层1210组成了绝缘件1220。然后，图案化并蚀刻绝缘件1220以形成接触开口，每个接触开口延伸穿过绝缘件1220并且连接至相应的一个源极硅化物520、530、漏极硅化物1100、栅极堆叠件640的第二栅极630和栅极堆叠件670的栅极660上。其后，在绝缘件1220上方及接触开口中形成导电层，然后图案化并蚀刻导电层，从而形成图12中所示的接触件1200。
[0102]参考图11和图15，示例性半导体器件进一步包括源极硅化物520、530、栅极堆叠件640、670、漏极硅化物1110、隔离层300、绝缘件1220和接触件1200。
[0103]每个源极硅化物520、530形成于相应的一个ρ型和η型阱区域110、120上并且围绕相应的一个源极440的第一端部430和源极480的第一端部470。
[0104]诸如STI层的隔离层300或任何合适的隔离层延伸穿过源极硅化物520、530的结、穿过P型和η型阱区域110、120的结，并延伸到衬底100内。
[0105]栅极堆叠件640包括围绕并直接接触半导体板454的栅极氧化物610、围绕并直接接触栅极氧化物610的第一栅极620以及环绕并直接接触第一栅极620的第二栅极630。
[0106]栅极堆叠件670包括围绕并直接接触触半导体板494的栅极氧化物650以及环绕并直接接触栅极氧化物650的栅极660。
[0107]由于源极440、漏极456、半导体板454均掺杂有η型掺杂剂，半导体板454在垂直方向上延伸，并且栅极堆叠件640围绕半导体板454,因此源极440、漏极456、半导体板454和栅极堆叠件640的结构可以称为垂直全环栅(VGAA) η沟道金属氧化物半导体场效应晶体管(M0SFET)。此外，由于源极480、漏极496、半导体板494均掺杂有ρ型掺杂剂，半导体板494在垂直方向上延伸，并且栅极堆叠件670围绕半导体板494,因此，源极480、漏极496、半导体板494和栅极堆叠件670的结构可以称为VGAAp沟道M0SFET。
[0108]在一些实施例中，半导体器件仅包括VGAA η沟道M0SFET。在其他实施例中，半导体器件仅包括VGAA ρ沟道M0SFET。
[0109]已经示出了本发明的半导体器件包括多个源极、多个漏极和半导体板单元。半导体板单元包括多个半导体板，每个半导体板使相应的一个源极和相应的一个漏极互连。在阅读完本发明之后，本领域技术人员应该容易地意识到，由于漏极至源极电流/源极至漏极电流流经的每个半导体板具有相对较大的表面面积，因此，在给定的一组操作条件下，在未增加半导体器件的尺寸的情况下，本发明的半导体器件提供了更好的散热并产生了较高的漏极至源极/源极至漏极电流。
[〇11〇]此外，由于电流高度依赖于其所穿过的沟道，并且由于作为源极和漏极之间的沟道的本发明的