二 S/D硅化物2310。由于第二 S/D硅化物2310围绕第二 S/D区域2050，因此扩大了第二 S/D接触件2420和第二 S/D区域2050之间的接触区域，借此，第二 S/D接触件2420和第二 S/D区域2050之间的电阻降低至最小值。
[0155]栅极接触件2430延伸穿过第一 ILD层2320和第二 ILD层2440并且电连接至栅极堆叠件2210的导电层2230。
[0156]应当注意的是，由于第一 S/D区域2030和第二 S/D区域2050在垂直方向上彼此间隔开，并且由于栅极堆叠件2210围绕半导体板2040，因此半导体器件可被称为垂直环栅(VGAA)金属氧化物半导体场效应晶体管(MOSFET)。
[0157]也应当注意的是，理想地，当VGAA MOSFET的半导体板的长度增大并因此VGAAMOSFET的半导体板的周长增大时，VGAA MOSFET的半导体板的周长增加的倍数基本等于VGAA MOSFET的源极-漏极电流增加的倍数。
[0158]图28是示出了根据一些实施例的源极-漏极电流增益与示例性第一和第二 VGAAMOSFET的长度的图表。第一 VGAA MOSFET包括源极区域和漏极区域、通过源极硅化物电连接至源极区域的源极接触件、通过漏极硅化物电连接至漏极区域的漏极接触件、以及将源极区域和漏极区域互连的半导体板。第一 VGAA MOSFET的源极/漏极硅化物并不围绕第一 VGAA MOSFET的源极/漏极区域。第二 VGAA MOSFET包括源极区域和漏极区域、通过源极硅化物电连接至源极区域的源极接触件、通过漏极硅化物电连接至漏极区域的漏极接触件、以及将源极区域与漏极区域互连的半导体板。第二 VGAA MOSFET的源极/漏极硅化物围绕第二 VGAA MOSFET的源极/漏极区域。
[0159]基于实验结果，如图28中示出的，当第一 VGAA MOSFET的半导体板的长度从19nm增大至300nm时，如由线2810指示的，第一 VGAA MOSFET的源极-漏极电流增益Idsat (x)从统一增大至7.2倍。进一步，当第二 VGAA MOSFET的半导体板的长度从19nm增大至300nm时，如由线2820指示的，第二 VGAA MOSFET的源极-漏极电流增益Idsat (x)从统一增大至10.8倍，第二 VGAA MOSFET的源极-漏极电流增益比第一 VGAA MOSFET的源极-漏极电流增益高49.5%o
[0160]因此示出的是，本发明的半导体器件包括源极区域、漏极区域、将源极区域与漏极区域互连并包括多个弯转的半导体板、围绕源极区域的源极硅化物、电连接至源极硅化物的源极接触件、围绕漏极区域的漏极硅化物、电连接至漏极硅化物的漏极接触件、围绕半导体板的栅极堆叠件、以及电连接至栅极堆叠件的栅极接触件。如本领域技术人员在阅读本发明之后可容易理解的，由于本发明的半导体器件的半导体板的长度对于指定区域是最大化的并且由于源极/漏极区域和源极/漏极接触件之间的电阻降低至最小值，因此对于指定的一组操作条件，本发明的半导体器件提供了更好的散热并且产生了更高的漏极至源极/源极至漏极电流，而不增大半导体器件的尺寸。
[0161]此外，由于电流高度依赖于其穿过的沟道，并且由于本发明的作为源极区域和漏极区域之间的沟道的半导体板可以配置为在各种不同的横截面形状中，因此本发明的半导体器件可配置为具有不同的源极至漏极电平或漏极至源极电平。
[0162]在半导体器件的示例性实施例中，半导体器件包括:衬底；设置在衬底上的第一源极/漏极(S/D)区域；设置在第一 S/D区域之上的第二 S/D区域；以及将第一 S/D区域与第二 S/D区域互连并包括多个弯转的半导体板。
[0163]在半导体器件的另一示例性实施例中，半导体器件包括:衬底；设置在衬底上的第一源极/漏极(S/D)区域；设置在第一 S/D区域之上的第二 S/D区域；将第一 S/D区域与第二 S/D区域互连的半导体板；以及围绕第二 S/D区域的硅化物。
[0164]在制造半导体器件的方法的示例性实施例中，该方法包括:提供衬底；在衬底上方形成第一半导体层；在第一半导体层上方形成第二半导体层；在第二半导体层上方形成第三半导体层，形成延伸穿过第二半导体层和第三半导体层并进入至第一半导体层内的凹槽；以及在形成凹槽后形成围绕第三半导体层的硅化物。
[0165]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件，包括: 衬底，在基本水平方向上延伸； 第一源极/漏极(S/D)，形成于所述衬底上； 第二 S/D，设置在所述第一 S/D之上；以及 半导体板单元，在基本垂直方向上延伸并且使所述第一 S/D与第二 S/D互连。2.根据权利要求1所述的半导体器件，其中，所述半导体板单元沿着基本水平平面具有直线截面形状。3.根据权利要求1所述的半导体器件，其中，所述半导体板单元沿着基本水平平面具有不同于直线的截面形状。4.根据权利要求1所述的半导体器件，其中，所述半导体板单元包括沿着基本水平平面共同地限定截面形状单元的多个半导体板。5.根据权利要求4所述的半导体器件，其中，所述截面形状单元包括具有相同形状的多个截面。6.根据权利要求5所述的半导体器件，其中，所述截面具有相同的尺寸。7.根据权利要求5所述的半导体器件，其中，所述截面具有不同的尺寸。8.根据权利要求4所述的半导体器件，其中，所述截面形状单元包括具有不同形状的多个截面。9.根据权利要求1所述的半导体器件，进一步包括: 第三S/D，形成在所述衬底上； 第四S/D，设置在所述第三S/D之上，以及 纳米线单元，在垂直方向上延伸，使所述第三S/D与所述第四S/D互连，并且具有点的截面形状。10.根据权利要求1所述的半导体器件，进一步包括围绕所述半导体板单元的栅极。11.一种用于制造半导体器件的方法，包括: 提供在基本水平方向上延伸的衬底； 在所述衬底上形成第一源极/漏极(S/D); 在所述第一 S/D之上形成第二 S/D ;以及 形成在基本垂直方向上延伸并且使所述第一 S/D与所述第二 S/D互连的半导体板单J L.ο12.根据权利要求11所述的方法，其中，所述半导体板单元沿着基本水平平面具有直线截面形状。13.根据权利要求11所述的方法，其中，所述半导体板单元沿着基本水平平面具有不同于直线的截面形状。14.根据权利要求11所述的方法，其中，所述半导体板单元包括沿着基本水平平面共同地限定截面形状单元的多个半导体板。15.根据权利要求14所述的方法，其中，所述截面形状单元包括具有相同形状的多个截面。16.根据权利要求15所述的方法，其中，所述截面具有相同的尺寸。17.根据权利要求15所述的方法，其中，所述截面具有不同的尺寸。18.根据权利要求14所述的方法，其中，所述截面形状单元包括具有不同形状的多个截面。19.根据权利要求11所述的方法，进一步包括: 在所述衬底上形成第三S/D ; 在所述第三S/D之上形成第四S/D ;以及 形成在垂直方向上延伸的纳米线单元，所述纳米线单元使所述第三S/D与所述第四S/D互连，并且具有点的截面形状。20.根据权利要求11所述的方法，进一步包括形成围绕所述半导体板单元的栅极。21.—种半导体器件，包括: 衬底； 第一源极/漏极(S/D)区域，设置在所述衬底上； 第二 S/D区域，设置在所述第一 S/D区域之上；以及 半导体板，将所述第一 S/D区域与所述第二 S/D区域互连并包括多个弯转。22.根据权利要求21所述的半导体器件，其中，所述半导体板具有沿基本水平平面的曲折的横截面形状。23.根据权利要求22所述的半导体器件，其中，所述曲折的横截面形状通常为圆形和多边形中的一个。24.根据权利要求21所述的半导体器件，其中，所述半导体板具有沿基本水平平面的螺旋形的横截面形状。25.根据权利要求24所述的半导体器件，其中，所述螺旋形的横截面形状通常为圆形和多边形中的一个。26.根据权利要求21所述的半导体器件，其中，所述半导体板的所述弯转基本彼此平行。27.一种半导体器件，包括: 衬底； 第一源极/漏极(S/D)区域，设置在所述衬底上； 第二 S/D区域，设置在所述第一 S/D区域之上； 半导体板，将所述第一 S/D区域与所述第二 S/D区域互连；以及 硅化物，围绕所述第二 S/D区域。28.根据权利要求27所述的半导体器件，其中，所述半导体板包括多个弯转。29.根据权利要求28所述的半导体器件，其中，所述半导体板具有沿基本水平平面的曲折的横截面形状。30.一种制造半导体器件的方法，所述方法包括: 提供衬底； 在所述衬底上方形成第一半导体层； 在所述第一半导体层上方形成第二半导体层； 在所述第二半导体层上方形成第三半导体层； 形成延伸穿过所述第二半导体层和所述第三半导体层并进入至所述第一半导体层内的凹槽；以及在形成所述凹槽之后，形成围绕所述第三半导体层的硅化物。
【专利摘要】本发明涉及一种半导体器件，包括衬底、第一源极/漏极(S/D)、第二S/D和半导体板单元。衬底在基本水平方向上延伸。第一S/D形成于衬底上。第二S/D设置在第一S/D之上。半导体板单元在基本垂直方向上延伸并且使第一S/D与第二S/D互连。本发明也公开了一种用于制造半导体器件的方法。本发明还涉及包括使源极和漏极互连的半导体板单元的半导体器件。本发明提供了一种半导体器件，包括衬底、第一源极/漏极(S/D)区域、第二S/D区域、以及半导体板。第一S/D区域设置在衬底上。第二S/D区域设置在第一S/D区域之上。半导体板将第一S/D区域与第二S/D区域互连并包括多个弯转。也公开了一种用于制造该半导体器件的方法。
【IPC分类】H01L29/06, H01L29/78
【公开号】CN105280705
【申请号】CN201510124259
【发明人】吴俊鹏, 大藤彻, 蔡庆威, 王志豪, 刘继文, 汤皓玲, 何炯煦, 佘绍煌, 谢文兴
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年1月27日
【申请日】2015年3月20日
【公告号】DE102015102807A1, US20150372083