高压半导体元件的制作方法
【技术领域】
[0001]本发明是有关于一种高压半导体元件，且特别是有关于一种具有高崩溃电压及低阻值的高压半导体元件。
【背景技术】
[0002]在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。对于高压或超高压操作的半导体元件(如金属氧化物半导体M0S)来说，当硅工艺中金属线到其连接的元件之间，在金属线跨越的某些区域会诱发寄生场元件开启的问题。也就是说，对MOS晶体管在高压操作下，受到被开启的寄生场元件的临界电压(Vth)的影响和限制，MOS晶体管的最大操作电压可能会低于其崩溃电压。
[0003]然而，崩溃电压的提高与导通阻值的降低，一直以来都是难以两全的两个重要特性。因此，研究人员均致力于研究如何能够制作出具有高崩溃电压及低阻值的高压MOS晶体管。
【发明内容】
[0004]本发明是有关于一种高压半导体元件。实施例中，P型掺杂层设置在位于第一 P型阱和漂移区之下的一区域中，可以达到降低高压半导体元件的导通阻值、并维持其高崩溃电压的效果。
[0005]根据本发明的一实施例，是提出一种高压半导体元件。高压半导体元件包括一 P型基板、一高压N型阱(HVNW)、一第一 P型阱、一漂移区(drift reg1n)以及一 P型掺杂层。高压N型阱形成于P型基板中。第一 P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。
[0006]根据本发明的另一实施例，是提出一种高压半导体元件。高压半导体元件包括一P型基板、一高压N型阱、一第一 P型阱、一漂移区、一 N型重掺杂区、一 P型重掺杂区以及一 P型掺杂层。高压N型阱形成于P型基板中。第一P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。N型重掺杂区和P型重掺杂区形成于P型基板中，N型重掺杂区位于第一 P型阱中。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。
[0007]根据本发明的再一实施例，是提出一种高压半导体元件。高压半导体元件包括一 P型基板、一高压N型阱、一第一 P型阱、一漂移区、一 N型重掺杂区、一栅极结构以及一 P型掺杂层。高压N型阱形成于P型基板中。第一 P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。N型重掺杂区形成于第一P型阱中。栅极结构形成于高压N型阱的上，N型重掺杂区是电性连通于栅极结构。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1绘示依照本发明的一实施例的高压半导体元件的剖面示意图。
[0010]图2绘示依照本发明的另一实施例的高压半导体元件的剖面示意图。
[0011]图3绘示依照本发明的又一实施例的高压半导体元件的剖面示意图。
[0012]图4绘示依照本发明的更一实施例的高压半导体元件的剖面示意图。
[0013]图5绘示依照本发明的一比较例及一实施例的高压半导体元件的一电流-电压曲线图。
[0014]图6绘示依照本发明的一比较例及一实施例的高压半导体元件的另一电流-电压曲线图。
[0015]图7A至图7N绘示依照本发明的一实施例的高压半导体元件的制造方法示意图。
[0016]【符号说明】
[0017]100、200、300、400:高压半导体元件
[0018]110、110’:P 型基板
[0019]110”:P型外延层
[0020]IlOs:表面
[0021]120:高压N型阱
[0022]130:第一 P 型阱
[0023]130b、150b:底部
[0024]131:第二 P 型阱
[0025]140:漂移区
[0026]141:P型顶掺杂层
[0027]143:N型掺杂层
[0028]150,250:P 型掺杂层
[0029]I5Ow:宽度
[0030]160:区域
[0031]170、470:图案化金属层
[0032]170a, 170bU70cU70d,470a,470b:金属图案
[0033]171:源极区
[0034]173:漏极区
[0035]175:本体区
[0036]177:P型重掺杂区
[0037]180:栅极结构
[0038]180s:间隔物
[0039]190:介电结构
[0040]190a、190b、190c、190d:接触孔
[0041]191、193:场氧化层
[0042]199:氧化层
[0043]250a、250b、250c、250d:P 型掺杂段
[0044]371、471、473:N 型重掺杂区
[0045]373,475:P型重掺杂区
[0046]D1:第一深度
[0047]D2:第二深度
[0048]1、11:曲线
【具体实施方式】
[0049]在本发明的实施例中，是提出一种高压半导体元件。实施例中，P型掺杂层设置在位于第一 P型阱和漂移区之下的一区域中，可以达到降低高压半导体元件的导通阻值、并维持其高崩溃电压的效果。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。
[0050]图1绘示依照本发明的一实施例的高压半导体元件100的剖面示意图。如图1所示，高压半导体元件100包括一 P型基板110、一高压N型阱(HVNW) 120、一第一 P型阱130、一漂移区(drift reg1n) 140以及一 P型掺杂层150。高压N型阱120形成于P型基板110中。第一 P型阱130形成于高压N型阱120中，第一 P型阱130的一底部130b相距P型基板110的一表面110s具有一第一深度D1。漂移区140形成于高压N型阱120中，其中漂移区140是自P型基板110的表面110s向下延伸。P型掺杂层150形成于P型基板110中，P型掺杂层150的一底部150b相距P型基板110的表面110s具有一第二深度D2，其中第二深度D2大于第一深度D1，且P型掺杂层150形成于位于第一 P型阱130和漂移区140之下的一区域160中。
[0051]实施例中，P型掺杂层150例如是一 P型埋藏层(P type buried layer)。
[0052]一实施例中，P型掺杂层150的至少一部份位于第一 P型阱130的下方。一实施例中，P型掺杂层150的至少一部份位于漂移区140的下方。一实施例中，P型掺杂层150完全位于第一 P型阱130和漂移区140的中间区域的下方、而不位于第一 P型阱130或漂移区140的任一者的下方(未绘示)。换言之，P型掺杂层150的宽度150w可以依需要调整，使得P型掺杂层150的宽度方向的延伸范围可以视需要而改变，比方说，P型掺杂层150的至少一部份只位于漂移区140的下方而不位于第一 P型阱130的下方(未绘示)，或者P型掺杂层150的至少一部份只位于第一 P型阱130的下方而不位于漂移区140的下方(未绘示)。本实施例中，如图1所示，P型掺杂层150位于第一 P型阱130和漂移区140的下方。
[0053]实施例中，如图1所示，高压半导体元件100更可包括一源极区171和一漏极区173。源极区171和漏极区173形成于P型基板110中。实施例中，如图1所示，源极区171位于第一 P型阱130中，源极区171及漏极区173之间形成一电流路径。实施例中，源极区171和漏极区173例如是N型重掺杂区。
[0054]一般来说，高压装置中的源极区较难达到完全空乏。根据本发明的一实施例，P型掺杂层150位于源极区171的下方，因此可以令源极区171达到较佳的空乏状况，而能够令高压半导体元件100具有较高的崩溃电压，并能够降低高压半导体元件100的导通阻值。
[0055]实施例中，如图1所示，高压半导体元件100更可包括一 P型重掺杂区177。P型重掺杂区177形成于第一 P型阱130中并邻接源极区171。
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