极116可以是金属电极。
[0030]如上文所描述的，漏极区域104可以包括三个注入层110。虽然本文中例示了和描述了三个注入层100，但是可以预期，根据本公开内容的技术，形成在漏极区域104内可以附加注入层。注入层110-1本文中可以被称为“顶部注入层110-1”。注入层110-2本文中可以被称为“中间注入层110-2”。注入层110-3本文中可以被称为“底部注入层110-3”。
[0031]注入层110可以是漏极区域104内的ρ掺杂区域(例如，使用硼)。可以使用本文中描述的离子注入操作将注入层110注入在漏极区域104内。注入层110中的每一个均可以具有在漏极区域104内近似平行于表面118延伸的近似平面几何结构。因此，注入层110可以被形象化为漏极区域104内的与表面118近似平行且彼此平行的ρ掺杂层。
[0032]注入层110可以形成在漏极区域104内的不同深度处，使得注入层110彼此上下堆叠。注入层110可以通过η阱的未通过离子注入操作进行ρ掺杂的区域彼此分开。换句话说，注入层110可以形成在漏极区域104中使得注入层110通过漏极区域104的η掺杂区域120-1、120-2分开。
[0033]顶部注入层110-1可以通过η掺杂区域120-1与中间注入层110-2分开。换言之，η掺杂区域120-1可以设置在顶部注入层110-1和中间注入层110-2之间并且可以沿着顶部注入层110-1的长度和中间注入层110-2的长度延伸。中间注入层110-2可以通过η掺杂区域120-2与底部注入层110-3分开。换句话说，η掺杂区域120-2可以设置在中间注入层110-2和底部注入层110-3之间并且可以沿着中间注入层110-2的长度和底部注入层110-3的长度延伸。
[0034]在图1的HVFET 100中，顶部注入层110-1可以形成在表面118处。在其他实施例中，例如，对于图8，顶部注入层810-1可以形成在衬底102的表面118下方使得η掺杂区域820-1设置在顶部注入层810-1和表面118之间。
[0035]注入层110可以在平行于表面118的方向上延伸。如本文中例示的，在一些实施例中，注入层110可以从漏极区域104的靠近漏极接触区域112的部分延伸到漏极区域104的靠近主体区域106的部分。然而，如图1中例示的，在一些实施例中，注入层110可以不接触漏极接触区域112和主体区域106。相反，在这些实施例中，漏极区域104的η掺杂区域可以将注入层110与漏极接触区域112分开。类似地，漏极区域104的η掺杂区域可以将注入层110与主体区域106分开。换言之，注入层110的靠近漏极接触区域112的边缘通过漏极区域104的η掺杂区域与漏极接触区域112分开。类似地，注入层110的靠近主体区域106的边缘通过漏极区域104的η掺杂区域与主体区域106分开。
[0036]在图1的示例HVFET 100中，中间注入层110-2和底部注入层110-3可以被漏极区域104的η掺杂区域围绕。除了顶部注入层110-1在表面118处的一侧之外，顶部注入层110-1的其他侧被漏极区域104的η掺杂区域围绕。顶部注入层110-1在表面118处的一侧可以邻接薄氧化物层112。在图8的示例HVFET 800中，注入层810中的每一个均可以被漏极区域104的η掺杂区域围绕。
[0037]HVFET 100包括薄氧化物层122、栅极氧化物层124和厚氧化物层126。薄氧化物层122可以形成在表面118上在注入层110的顶部上方。例如，薄氧化物层122可以完全覆盖表面118的在注入层110的顶部上方的部分。如下文中描述的，可以在注入层110的注入之前在表面118上形成薄氧化物层122。在形成薄氧化物层122之后，可以在离子注入操作期间穿过薄氧化物层122将注入层110注入在漏极区域104中。
[0038]栅极氧化物层124可以形成在表面118上在主体区域106的顶部上方。例如，栅极氧化物层124可以覆盖主体区域106的位于漏极区域104和源极区域108之间的部分。如图1中例示的，栅极氧化物层124可以形成为邻近薄氧化物层122，使得栅极氧化物层124和薄氧化物层122形成覆盖表面118的连续氧化物层。
[0039]栅极电极128可以形成在栅极氧化物层124的顶部上在主体区域106的顶部上方。主体区域106和漏极区域104的在栅极氧化物层124和栅极电极128下面的部分可以形成HVFET 100的一个沟道区域。因此，在一些实施例中，HVFET 100的沟道区域可以从注入层110的边缘延伸到源极区域108。栅极电极128可以充当HVFET 100的栅极端子，该栅极端子可以连接到HVFET 100外部的电路系统。在一些实施例中，栅极电极128可以是重掺杂多晶硅材料。调制施加在栅极电极128处的栅极电压可以调制主体区域106的在栅极电极128和栅极氧化物层124下面的部分(例如，沟道区域)的传导率。
[0040]在通过离子注入操作形成注入层110之后，可以在薄氧化物层122的顶部上方形成厚氧化物层126。厚氧化物层126的一个边缘可以邻近栅极氧化物层124的一个边缘。例如，在栅极氧化物层124的一个边缘和厚氧化物层126的一个边缘之间可以存在一个界面。
[0041]如上文所描述的，栅极电极128形成在栅极氧化物层124的顶部上方。在一些实施例中，如图1中例示的，栅极电极128可以是形成在栅极氧化物层124和厚氧化物层126的一部分上方的连续层。例如，栅极电极128可以遵照栅极氧化物层124和厚氧化物层126之间的界面，使得连续的栅极电极128沉积在栅极氧化物层124的顶部上以及沉积在厚氧化物层126的一部分的顶部上。如图1中例示的，栅极电极128可以形成在厚氧化物层126的顶部上在注入层110的靠近主体区域106的边缘的顶部上方。在一些实施例中，漏极多晶硅延伸部130可以沉积在厚氧化物层126的顶部上在注入层110的靠近漏极接触区域112的边缘的顶部上方。漏极多晶硅延伸部130和栅极电极128的在注入层110的顶部上方的部分可以改变在下方漏极区域104内的峰值场。
[0042]HVFET 100可以包括夹层电介质132，该夹层电介质形成在栅极氧化物层124、栅极电极128和厚氧化物层126的顶部上方。夹层电介质132可以是用于防止电极(例如，114、116、128)彼此接触的绝缘材料。
[0043]HVFET 100的结构和运行中的一些被概述如下。漏极区域104和源极区域108通过主体区域106分开。漏极区域104包括可以与漏极电极114接触的漏极接触区域112。主体区域106包括可以与源极电极116接触的源极区域108。主体区域106的一部分和漏极区域104的一部分位于源极区域108和漏极接触区域112之间。换言之，漏极接触区域112和源极区域108可以位于HVFET 100的分开的端部上，使得主体区域106的一些部分和包括注入层110的漏极区域104的一些部分位于漏极接触区域112和源极区域108之间。在运行期间，当HVFET 100由栅极电压设定成导通状态时，响应于漏极到源极电压的施加，电流可以在漏极接触区域112和源极区域108之间(例如，在注入层110之间)流动。
[0044]下文中描述了 HVFET 100的制造。参考图2描述用于制造HVFET100的方法200。在图3-图7中例示处于多个不同阶段的HVFET 100的制造。现在参考图3-图7描述用于制造HVFET 100的方法200。
[0045]图2示出了用于制造HVFET 100的方法200。如本文中例示和描述的，HVFET 100可以制造在P型半导体衬底102(例如，ρ掺杂娃晶圆)上。在一个实施例中，可以使用轻ρ惨杂(5 X 1013cm 3至5 X 10 14cm 3)的娃晶圆。
[0046]参考图3，衬底102可以具有表面118，在该表面上执行处理操作以制造HVFET100。例如，如下文中描述的，可以在表面118上执行用于制造HVFET 100的掺杂操作、图案化操作和分层操作。
[0047]最初，在块202中，可以在衬底102中形成漏极区域104，在块204中，可以在衬底102中形成主体区域106。漏极区域104可以是形成在衬底102的一部分中的η阱。主体区域106可以是形成在衬底102的邻近漏极区域104的一部分中的ρ阱。
[0048]漏极区域104和主体区域106可以是从表面118延伸到衬底102中的掺杂区域。在一些实施例中，漏极区域104可以具有近似5-10 μ m的深度和近似20-150 μ m的长度。在一些实施例中，主体区域106可以具有近似1-8 μ m的深度。
[0049]现在参考图4，在块206中，可以在表面118上形成薄氧化物层122。如例示的，可以在主体区域106和漏极区域104 二者上方形成薄氧化物层122。可以使用热氧化处理生长薄氧化物层122。在一些实施例中，薄氧化物层122可以具有近似20nm-500nm的厚度。
[0050]现在参考图5，在块208中，可以在薄氧化物层122的顶部上方形成掩蔽层134。掩蔽层134