被连接，因为栅极区域704和氧化物/绝缘体705遮掩第一半导体区域701的前侧。因此，垂直功率器件700的所有三个半导体区域701、702和703均有可能在背侧被接触，如上所述这将在散热方面提供显著的优点。另外，该构造保持如上所述的与第二半导体区域702和第三半导体区域703分开接触有关的有益效果。再者，由于该构造，第二或第三半导体区域702或703的适用于接触顶电极或底电极706或707(以及用于第三半导体区域703的类似电极)的区域可比传统技术更大而不显著增加整个1C芯片的尺寸。较大的接触尺寸具有减小第二或第三半导体区域702或703和顶电极或底电极706或707(以及用于第三半导体区域703的类似电极)之间电阻的有益效果。
[0055]图7中也示出了沟槽区域709(例如，类似于图3或4的沟槽区域310或410)。沟槽区域709优选沿着第二半导体区域702的整个垂直侧710(以及第三半导体区域703的整个垂直侧壁，但是在附图平面的外侧)延伸。因此，沟槽区域709通常穿过垂直功率器件700的整个有源层。另外，沟槽区域709通常水平围绕垂直功率器件700的整个有源区域(或者水平地围绕多个指或者多个功率器件，垂直功率器件700为多个指或者多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它功率器件或晶体管的其它有源区域电隔离。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0056]本发明的某些实施例可参考图8进行描述。图8示出了根据本发明且可形成整个集成电路(1C)芯片的一部分的垂直功率器件800的布置图案的俯视图。图8描述了η型垂直功率器件，其具有在背侧被连接的漏极区域。然而，类似的布置图案对于Ρ型垂直功率晶体管以及具有在顶侧被连接的漏极区域的垂直功率晶体管也是可行的。垂直功率器件800通常包括栅极电极801，其连接到沿着栅极区域802布置的多晶硅，栅极区域802包括由虚线限定的栅极边缘区域803。栅极区域802在两个虚线之间的部分以条形覆盖通常形成图7中的第一半导体区域701的材料，在此情况下该第一半导体区域是垂直功率器件800的η型漏极。栅极边缘区域803以两个条形覆盖通常形成图7中的第三半导体区域703的材料，在此情况下该第三半导体区域为垂直功率器件800的ρ型沟道。源极区域804通常包括图7中的第二半导体区域702，在此情况下该第二半导体区域是垂直功率器件800的η型源极。源极区域804优选不覆盖任何其它有源材料。沟道区域805是有源半导体材料的暴露部分，其连接到被栅极边缘区域803覆盖的沟道区域(第三半导体区域703)。沟道区域805包括与被栅极边缘区域803的多晶硅覆盖的材料相同的材料，在此情况下沟道区域805是垂直功率器件800的ρ型沟道。沟道区域805被暴露以提供沟道接触，并且在某些实施例中，它们可制作为恰好足够大以允许单一电接触来节省空间。该布置的空间效率通常大于图5所示的布置，但是本体电压的串联电阻略高，因为沟道的部分区域(例如，沿着源极区域804的长度)距离沟道接触相对较远。另外，垂直功率器件800的整个结构优选由沟槽区域709水平围绕(图7)，以电隔离垂直功率器件800与相同管芯上的其它功率器件或晶体管的其它有源区域。
[0057]本发明的某些实施例可参考图9进行描述。图9示出了根据本发明且可形成整个1C芯片的一部分的垂直功率器件900的布置图案的俯视图。图9描述了η型垂直功率器件，其具有在背侧被连接的漏极区域。然而，类似的布置图案对于Ρ型垂直功率晶体管和具有在顶侧被连接的漏极区域的垂直功率晶体管也是可行的。垂直功率器件900通常包括栅极区域901、902和903，其通常包括多晶硅材料。垂直功率器件900还通常包括本体接触904，其优选允许至一ρ型材料区域的顶部接触或底部接触，该ρ型材料区域形成垂直功率器件900通常在栅极区域901和903之下的沟道区域。垂直功率器件900还通常包括在栅极区域902之下形成垂直功率器件900的漏极的η型材料以及在区域905中形成垂直功率器件900的源极的η型材料。在栅极区域903下的ρ型材料通常使栅极区域902下的漏极与源极区域905隔离。源极区域905优选允许顶接触或底接触。另外，垂直功率器件900的整个结构优选由沟槽区域709水平围绕(图7)，以电隔离垂直功率器件900与相同管芯上的其它功率器件或晶体管的其它有源区域。
[0058]本发明的某些实施例可参考图10进行描述。图10示出了根据本发明且可形成整个集成电路(1C)芯片的一部分的垂直功率器件1000。垂直功率器件1000通常包括在有源表面层内的第一、第二和第三半导体区域1001、1002和1003。垂直功率器件1000还具有在有源层之上的栅极区域1004(由氧化物/绝缘体1005围绕)。第一半导体区域1001和第二半导体区域1002通常由第三半导体区域1003来彼此隔离。在本发明的某些实施例中，第一半导体区域1001优选用作垂直功率器件1000的源极，并且第二半导体区域1002优选用作垂直功率器件1000的漏极。与图3和4中的实施例类似，第一半导体区域1001不具有在第三半导体区域1003之下的部分，即第一半导体区域1001的垂直和水平尺寸已经被最小化(例如，从而最小化了寄生电容、热阻和电阻)。一个或多个顶电极1006优选接触希望在顶侧接触的那些区域(例如，第二半导体区域1002)。然而，垂直功率器件1000的背侧通常被金属接触(底侧电极)1007覆盖，其优选包括单一的焊接凸块或者铜柱。在本发明的某些实施例中，该单一金属接触1007优选沉积在中间电介质层(未示出)上，该中间电介质层的一部分去除以提供从金属到有源层(第一和第三半导体区域1003和1001)的接触。在本发明的具有非常低热阻的某些实施例中，垂直功率器件1000和金属接触1007之间的全部中间电介质层优选被去除。在本发明的某些实施例中，共享的背侧接触(例如，类似于金属接触1007)也可应用于图7教导的本发明的实施例。在此情况下，沟道接触(用于第三半导体区域703)可与其它两个半导体区域701或702共享，这取决于半导体区域701或702是否限定为源极或漏极。然而，在这些实施例中，单一背侧接触可能必须要施加到图案化的背侧绝缘层或者单一背侧接触可能必须要以非常细心的图案被施加，以避免短路源极和漏极。
[0059]在本发明的某些实施例中，金属接触1007优选在单一功率晶体管的多个指当中共享，垂直功率器件1000是该单一功率晶体管的一部分。典型的焊接凸块和铜柱尺寸约为具有80-200μπι的直径。典型的晶体管指尺寸可在Ιμπι的量级。因此，单一金属接触典型地对于单一晶体管指太大。然而，功率晶体管通常具有平行设置的晶体管宽度的多个指，以提供低阻抗的电流通道。多个指状功率晶体管的总体尺寸通常在焊接凸块或铜柱的量级。金属接触1007因此可覆盖单一功率晶体管的多个晶体管指。因为功率晶体管的所有指的源极和沟道区域可全部保持在相同的电位上，所以该构造对于功率晶体管的运行通常不会有问题。如前所述，在本发明多个指的功率晶体管的某些实施例中，在第一半导体区域1001、第三半导体区域1003和金属接触1007之间的所有中间电介质可被去除。
[0060]根据图10所教导的原理，本发明的实施例可产生若干益处。例如，垂直功率器件1000可极具空间效率，因为与图3的顶接触垂直功率器件300—样，单一的接触可用于垂直功率器件1000的本体和源极。然而，金属接触1007通常为垂直功率器件1000提供显著的热性能改善，因为金属接触1007提供了离开整个1C芯片的直接热通道，并且因为用于源极和本体区域(即半导体区域1001或1003) 二者的有源材料的几乎整个区域与该有效的直接热通道直接接触。此外，因为半导体层通常远薄于现有技术，所以从产生热的有源层到金属接触1007的垂直半导体层的热阻极低，结果可从垂直功率器件1000极高效地散热。
[0061 ] 图10还示出了沟槽区域1008(例如，类似于图3、4或7的沟槽区域310、410或709)。沟槽区域1008优选沿着第三半导体区域1003的整个垂直侧1009延伸。因此，沟槽区域1008通常穿过垂直功率器件1000的整个有源层。另外，沟槽区域1008通常水平围绕垂直功率器件1000的整个有源区域(或者水平地围绕多个指或者多个功率器件，垂直功率器件1000为多个指或者多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它功率器件或晶体管的其它有源区域电隔离。另外，金属接触1007可相对较大，通常延伸遍及由沟槽区域1008限定或包围的区域，在由沟槽区域1008限定或包围的区域内是多个指或者多个功率器件，垂直功率器件1000为多个指或者多个功率器件的一部分。此外，由多个沟槽区域1008限定或包围的多个这样的区域可在单一 1C芯片内，并且每个这样的区域可具有独立的相对大的金属接触1007。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0062]本发明的某些实施例可参考图11进行描述。图11示出了根据本发明且可形成整个集成电路(1C)芯片的一部分的垂直绝缘栅极双极晶体管(IGBT)器件1100 <JGBT器件与垂直功率器件非常类似，并且可采用与针对这里的垂直功率器件所描述的那些技术非常类似的技术来制造。IGBT器件1100通常包括在有源表面层内的基极区域1101、沟道区域1102、发射极区域1103和集电极区域1104<JGBT器件1100还通常包括栅极区域1105、发射极/基极电极1106和底侧集电极1107。由于下面描述的制造技术(包括半导体衬底的减薄和进一步的背侧处理)，集电极电极1107优选设置在整个1C芯片的背侧。再者，IGBT器件1100优选从顶部到底部被减薄，导致垂直电阻的减小。另外，与图3中从第三半导体区域303之下去除第一半导体区域301的部分类似，优选从基极区域1101的底边界1108之下去除沟道区域1102的部分，即沟道区域1102的垂直和水平尺寸已经最小化(例如，从而最小化了寄生电容、热阻和电阻)。通常，尽管在基极区域1101和集电极区域1104之间的沟道区域1102必须具有最小厚度，但是基极区域1101和集电极区域1104在操作期间不短路或击穿。此外，IGBT器件1100的总体减薄通常导致低的热阻。
[0063]图11还示出了沟槽区域1109(例如，与图3、4、7或10的沟槽区域310、410、709或1008类似)。沟槽区域1109优选沿着基极区域1101的整个垂直侧1110延伸。因此，沟槽区域1109通常穿透IGBT器件1100的整个有源层。另外，沟槽区域1109通常水平围绕IGBT器件1100的整个有源区域(或者水平地围绕多个指或者多个功率器件，IGBT器件1100为多个指或者多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它器件或晶体管的其它有源区域电隔离。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0064]本发明的某些实施例可参考图12进行描述。图12示出了根据本发明且可形成整个1C芯片的一部分的垂直双极晶体管1200。垂直双极晶体管1200通常包括在衬底的有源表面层内在垂直方向上的发射极区域1201、基极区域1202和集电极区域1203。垂直双极晶体管1200还通常包括发射极电极1204、基极电极1205和底侧集极电极1206。由于下面描述的制造技术(包括半导体衬底的减薄和进一步的背侧处理)，集电极电极1206优选设置在整个1C芯片的背侧。另外，集电极区域1203可选地通过背侧注入/掺杂形成。结果，该构造通常消除了横向埋设层或者垂直下沉(sinker)区域(在现有技术的器件中是常见的)以及由于这些结构引起的电阻。另外，该构造通常导致了较大的结隔离，因此通常消除或最小化了集电极区域1203与衬底的寄生电容。此外，还消除了NPNP闭锁路径(在现有技术的器件中是常见的)。另外，垂直双极晶体管1200的总体减薄通常导致低的热阻。
[0065]图12还示出了沟槽区域1207(例如，与图3、4、7、10或11的沟槽区域310、410、709、1008、1108或1109类似)。沟槽区域1207优选沿着基极区域1202和集电极区域1203和/或任何保留衬底的整个垂直侧1208延伸。因此，沟槽区域1207通常穿过垂直双极晶体管1200的整个有源层。另外，沟槽区域1207通常水平围绕垂直双极晶体管1200的整个有源区域(或者水平地围绕多个指或者多个功率器件，垂直双极晶体管1200为多个指或者多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它器件或晶体管的其它有源区域电隔离。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0066]本发明的某些实施例可参考图13进行描述。图13示出了根据本发明且可形成整个集成电路(1C)芯片的一部分的垂直UM0S(或者沟槽-M0S)器件ISOOWMOS器件1300通常包括在有源表面层内的第一半导体(例如，漏极