2] 所述MRAM地址生成器根据接收到的MRAM操作配置信息解析器发送来的信号，生 成配置指令所对应的MRAM地址，并将MRAM地址和地址有效标识传送给MRAM时序发生器； 当对MRAM进行写操作时，所述MRAM时序控制器接收MRAM操作配置信息解析器发送的写控 制信号，以及MRAM地址生成器输出的MRAM地址和地址有效标识，生成MRAM写操作的时序 控制信号，所述写操作的时序控制信号包括MRAM片选信号、MRAM写使能信号、MRAM存储地 址以及需要写入MRAM的数据；当对MRAM进行读操作时，MRAM时序发生器接收MRAM操作配 置信息解析器发送的读MRAM控制信号和MRAM地址生成器输出的MRAM地址和地址有效标 识，生成MRAM读操作的时序控制信号，发送给外部磁性随机存储器MRAM，所述读操作的时 序控制信号包括MRAM片选信号、MRAM读使能信号、MRAM访问地址；
[0063] 所述随机码生成器接收MRAM操作配置信息解码器发送来的信号，选择编码形式， 生成随机码和随机码有效标识输出给MRAM时序控制器，MRAM时序控制器将随机码按照 MRAM的写入时序，写到指定的MRAM的存储空间内；
[0064] 所述测试校验器完成正常工作模式下的校验、顺序序列码的校验或伪随机码的校 验，将错误信息和错误信息标识发送给报告输出控制模块；
[0065] 所述报告输出控制模块接收测试校验器发送的错误信息和错误信息标识，通过串 口发送给上位机。
[0066] 如图3所示为本发明中MRAM操作配置信息解析器的系统框图，从图3可知，本发 明中的MRAM操作配置信息解析器包括串行通讯模块、指令校验模块和指令译码器；
[0067] 所述串行通讯模块接收上位机传来的配置指令，得到指令码，指令校验模块接收 串行通讯模块发送的指令码，经过和校验，将正确的指令码发送给指令译码器；指令译码器 接收发送来的经过校验的指令码，从指令码中提取出该控制系统的控制信息作为下级模块 的控制信号，所述控制信息包括控制系统的工作模式选择信号、读控制信号、写控制信号、 测试读取模式选择信号、地址段初始地址和地址段终止地址；
[0068] 所述工作模式包括正常工作模式和测试模式，其中正常工作模式是指从外界存储 器PR0M中读取数据，根据上位机发送的信息码，将数据写入到MRAM对应的地址空间中，或 读取MRAM中的数据到FPGA中；测试模式是指根据上位机发送的指令，读取MRAM中相应地 址的数据到FPGA中，与写入到MRAM中的源数据进行对比，并将对比结果通过串口显示在上 位机中；
[0069] 所述测试模式包括正常存储数据的正确性测试、顺序序列码存储的正确性测试和 伪随机码存储的正确性测试；其中存储数据正确性的测试包括多帧测试与单帧测试；
[0070] 所述上位机发送的指令码中包括9种MRAM地址码信息，根据MRAM地址码信息选 择MRAM的地址范围，实现对MRAM的分段控制。
[0071] 本发明实施例中，配置指令是32bits，它所包含的内容有：操作类型标识、模式选 择、数据对象选择、测试读取模式选择、MRAM地址标识、读/写标识，具体描述如表1所示： [0072]表 1
[0073]
[0074] (1)配置指令中的D31~D24八位数据作为磁性随机存储器控制系统操作类型标 识，该标识指示本条指令要对磁性随机存储器进行相关操作，用于与设计中其他指令类型 区分；
[0075] (2)配置指令中的D23~D20四位数据作为磁性随机存储器控制系统工作模式的 配置项，用于标识该工作系统工作在正常模式还是测试校验模式；
[0076] (3)配置指令中的D19~D16四位数据作为磁性随机存储器控制系统数据对象选 择的配置项，本文所述的发明中设计到的数据对象有：一、从外部存储器中的数据；二、本 控制系统自产生的顺序序列码；三、本控制系统自产生的伪随机码；
[0077] (4)配置指令中的D15~D12四位数据作为磁性随机存取器控制系统测试读取模 式选择的配置项，本文所述的控制系统的测试读取模式有两种：一是单帧读取，即从MRAM 中一次性读取所需的数据；二是多帧读取，即重复从MRAM中读取所需的数据；
[0078] (5)配置指令中的Dl1~D8四位数据作为磁性随机存储器控制系统MRAM地址标 识，他们分别对应MRAM不同的地址段，对应关系如表2所示：
[0079] 表 2
[0080]
[0081] (6)配置指令中的D7~DO八位数据作为磁性随机存储器控制系统读/写控制标 识，通过编码控制对MRAM的操作："0x01H"代表向MRAM写数据；"0x02H"代表读MRAM中的 数据。
[0082] 如图4所示，为本发明8MX 32bit磁性随机存储器控制系统的PR0M数据读取模块 的组成框图，从图4可知，本发明的PR0M数据读取模块包括PR0M时序逻辑模块、PR0M控制 信号逻辑模块、PR0M采集数据逻辑模块和数据拼接模块；
[0083] 所述PR0M时序逻辑块根据PR0M工作时钟参数对外部时钟进行分频，得到时钟分 频计数和PR0M工作时钟个数计数，将时钟分频计数和PR0M工作时钟个数计数发送给PR0M 控制信号逻辑模块和PROM采集数据逻辑模块，并接收MRAM操作配置信息解析器发送的 MRAM写控制信号、工作模式选择信号和数据对象选择信号，选择对应的工作模式和数据对 PR0M进行读操作；
[0084] PR0M控制信号逻辑模块根据访问PR0M空间大小参数，确定访问PR0M的时间，根 据访问PR0M的时间和PR0M工作时钟个数计数产生PR0M工作的片选使能信号和PR0M输出 有效信号，并根据接收到的时钟分频计数和PR0M工作时钟个数计数确定PR0M工作时钟信 号；
[0085] PR0M采集数据逻辑模块接收RP0M输出的内部存储数据，利用时钟分频计数和 PR0M工作时钟个数计数确定数据采集位置，并将采集到的数据通过移位寄存器放入到 PR0M采集数据逻辑模块内部的数据存储单元中，输出8bit中间数据给数据拼接模块；
[0086] 所述数据拼接模块对接收到的8bit中间数据进行数据拼接，生成32bit数据输 出。
[0087] 如图5所示，为本发明8MX 32bit磁性随机存储器控制系统MRAM地址生成器的组 成框图，从图5可知，本发明中的MRAM地址生成器包括写地址产生器、读地址产生器、单帧 读地址产生器和多帧读地址产生器；
[0088] MRAM地址生成器根据接收到的工作模式选择信号选择工作模式，在正常工作模式 下进行读操作时，MRAM地址生成器中的读地址产生器依据读控制信号、数据对象选择信号、 地址使能信号、地址段初始地址和地址段终止地址产生MRAM地址和地址有效标识并输出； 在正常工作模式下进行写操作时，MRAM地址生成器中的写地址产生器依据写控制信号、数 据对象选择信号、地址使能信号、地址段初始地址和地址段终止地址产生MRAM地址和地址 有效标识并输出；
[0089] 在测试校验模式下进行读操作时，MRAM地址生成器根据测试读取模式选择信号选 择单帧读地址产生器或多帧读地址产生器，选择的单帧读地址产生器或多帧读地址产生器 依据读控制信号、数据对象选择信号、地址使能信号、地址段初始地址和地址段终止地址产 生MRAM地址和地址有效标识并输出；在测试校验模式下进行写操作时，MRAM地址生成器中 的写地址产生器依据写控制信号、数据对象选择信号、地址使能信号、地址段初始地址和地 址段终止地址产生MRAM地址和地址有效标识并输出。
[0090]MRAM地址生成器的主要功能是根据指令码中的地址信息生成相应的读取或者写 入MRAM的地址。由于MRAM的总存储量是256Mbits，而数据来源PR0M的存储量最大是 32Mbits，MRAM的地址分为8段，每段的地址空间是1M(数据位宽是32bit)，即0x000000~ OxOFFFFF，对于访问MRAM操作，地址范围是0x000000~OxOFFFFF。MRAM地址生成器的读 操作和写操作的地址时序是不同的，同时，正常工作模式与测试模式所对应的地址时序也 是不同的。接收到上一级传递的写/读控制信号、工作模式选择信号、数据对象选择信号、 测试读取模式选择信号和地址段落选择信号，产生MRAM所对应的MRAM地址和地址有效标 识，并将这些信号传递到MRAM时序控制器。
[0091] 如图6所示，为本发明8MX32bit磁性随机存储器控制系统MRAM时序控制器的组 成框图，从图6可知，本发明中的MRAM时序控制器包括MRAM片选使能信号控制模块、MRAM 读操作控制模块和MRAM写操作控制模块；
[0092] 所述MRAM片选使能信号控制模块接收MRAM地址生成器发送的MRAM地址和地址 有效标识，并接收MRAM操作配置信息解析器发送的读控制信号和写控制信号，产生MRAM片 选信号输出，用于对MRAM中进行操作的存储基片进行选择，同时将MRAM片选信号发送给 MRAM读操作控制模块和MRAM写操作控制模块；
[0093] 在进行读操作时，MRAM读操作控制模块接收MRAM地址生成器发送的MRAM地址和 地址有效标识，并接收MRAM操作配置信息解析器发送的读控制信号和MRAM片选使能信号 控