制模块发送的MRAM片选信号，产生MRAM读使能信号和MRAM访问地址，输出给MRAM，同时 从MRAM中读取数据，并将读取的MRAM输出数据和MRAM访问地址发送给测试校验器；
[0094] 在进行写操作时，MRAM写操作控制模块接收MRAM地址生成器发送的MRAM地址和 地址有效标识，并接收MRAM操作配置信息解析器发送的写控制信号和MRAM片选使能信号 控制模块发送的MRAM片选信号，产生MRAM写使能信号和MRAM存储地址，输出给MRAM，同时 将数据写入MRAM中。
[0095] 本发明实例中，磁性随机存储器的存储基片空间是2MX8bit，图2中显示了本发 明中存储器的设计，数据线32位、地址线21位、片选信号4位、4条读使能控制信号、4条 写使能控制信号，通过4位片选信号实现4个基片（每一个基片的空间是2MX8bit)的 地址扩展，每一片MRAM的存储空间为8MX8bit，同时，4片MRAM级联实现位宽扩展，实现 8MX32bit的存储器。图6所示的MRAM时序控制器直接输出控制8MX32bit存储器的控 制信号，接收MRAM操作配置信息解析器输出的读/写控制信号，MRAM地址生成器输出的MRAM地址和地址有效标识共同作为MRAM片选使能信号控制逻辑的控制信号，产生磁性随 机存储器的片选信号，有效位宽是4bit;读控制信号、MRAM地址和地址有效标识作为MRAM 读操作控制逻辑的控制信号，产生磁性随机存储器的读使能控制信号，一共有四个信号组 成，分别控制四片级联的MRAM，同时，输出访问外部存储器的地址（位宽是21bit)，这些信 号之间的时序关系如图7所示，在MRAM片选信号、读使能控制信号、MRAM地址的共同作用 下，使FPGA访问外部存储器MRAM，正确地接收外部存储器输出的数据（位宽是32bit)进入 到FPGA内部；写控制信号、MRAM地址、地址有效标识和写入数据（位宽是32bit)作为MRAM 写操作控制逻辑的控制信号，产生磁性随机存取器的写使能控制信号，一共有四个信号组 成，分别控制四片级联的MRAM的写使能信号，同时，输出需要写入数据对应的地址（位宽是 21bit)，将写入数据写入到MRAM相应的地址中。控制MRAM写操作的信号之间的时序关系 如图8所示，图8中说明了MRAM片选信号、写使能控制信号、MRAM地址、写入数据之间的时 序关系，写使能操作是低有效，在写使能的上升沿将数据写入MRAM，为保证写入MRAM内数 据的正确性，在写入数据有效后的第三拍将写使能置高，并将数据继续保持三拍的时间，即 写使能控制信号的上升沿对准写入数据的中间位置。
[0096] 如图9所示，为本发明8MX32bit磁性随机存储器控制系统随机码生成器的组成 框图，所述的随机码生成器包括编码判断模块、顺序码生成器和伪随机码生成器；
[0097] 所述编码判断模块接收读控制信号、写控制信号、工作模式选择信号和数据对象 选择信号进行编码判断，产生编码控制信号，选择编码类型；
[0098] 顺序码生成器根据接收到的顺序码编码控制信号生成顺序码和顺序码有效标识 并输出；伪随机码生成器根据接收到的伪随机码编码控制信号生成伪随机码和伪随机码有 效标识并输出。
[0099] 控制系统传送数据的位宽是32bit，但为了使32个数据位的翻转率更大，测试更 充分，随机码生成器生成的随机码都是8bit，最后拼接为32位数据。顺序码生成器的位宽 8位，范围0x00~OxFF;伪随机码生成器按照高两位异或传送低位的算法，生成8位的伪随 机码。MRAM操作配置信息解析器输出的写/读控制信号、工作模式选择信号、数据对象选择 信号作为随机码生成器的编码依据；编码判断逻辑依据这些信号，选择启动顺序码生成器， 还是伪随机码生成器，最后将随机码输出。
[0100] 如图10所示，本发明8MX32bit磁性随机存储器控制系统测试校验器的组成框 图，测试校验器包括数据延迟模块、数据比较器，
[0101] 所述数据延迟模块接收工作模式选择信号，在测试校验模式下开启测试检验功 能，接收MRAM时序控制器发送的MRAM输出数据和MRAM访问地址，并将接收到的MRAM输出 数据和MRAM访问地址延迟后发送给数据比较器；
[0102] 数据比较器接收数据延迟模块发送的MRAM输出数据和MRAM访问地址，与对比源 数据进行对比，并将错误信息和错误信息标识输出，所述错误信息为对比不一致数据对应 的地址。
[0103] 在本发明实例中，当接收到测试指令时，MRAM时序控制器输出MRAM读操作的控制 信号，从MRAM中读取相应地址的数据作为对比数据之一，同时，从PR0M数据读取模块输出 的并行数据或者随机码生成器输出的随机数据作为源数据。由于从MRAM中读取的数据是 在产生读操作控制信号之后直接输入到测试校验模块中，而从PROM中读取的源数据的准 备时间比较长，所以从MRAM中读取的数据要进入数据延迟模块，与该数据对应的MRAM地址 信息也要输入到数据延迟模块；当源数据准备好之后，将延迟后的数据与源数据对比，若两 个数据一致，则错误信息标识为低；若两个数据不一致，则错误信息标识位高，同时将错误 数据的地址作为错误消息输出到下一级。
[0104] 测试模式分为三种：一种是将PR0M中的数据写入到MRAM中，然后读出，对比从 MRAM中读出的数据和写入数据；一种是FPGA自身产生顺序序列码，写入到MRAM中，随后读 出，对比从MRAM中读出的数据和写入数据；一种是FPGA自身产生伪随机码，写入到MRAM 中，随后读出，对比从MRAM中读出的数据和写入数据。
[0105] 数据比对具体实现原理如下：
[0106] 当测试校验器完成正常工作模式下的数据校验时，该校验器接收MRAM时序控制 器输出的从MRAM中读取的数据、数据对应的地址和从外部存储器PR0M中读取的原始数据， 根据数据地址，对比外部存储器PR0M中的原始数据和从MRAM中读取的数据，把不一致的数 据对应的地址发送给报告输出控制模块；
[0107] 当测试校验器完成顺序序列码的校验时，该校验器接收从随机码生成器输出的顺 序序列码，从MRAM时序控制器输出的MRAM读取地址，以及从MRAM中读取的该地址对应的 数据，对比同一地址的写数据和读数据，将不一样的数据对应的地址发送给报告输出控制 丰吴块；
[0108] 当测试校验器完成伪随机码的校验时，该校验器接收从随机码生成器输出的伪随 机码，从MRAM时序控制器输出的MRAM读取地址，以及从MRAM中读取的该地址对应的数据， 对比同一地址的写数据和读数据，将不一样的数据对应的地址发送给报告输出控制模块。
[0109] 如图11所示，为本发明8MX32bit磁性随机存储器控制系统报告输出控制模块的 组成框图，该模块用于输出显示校验MRAM存储器存储数据是否正确，包括错误信息缓存模 块、波特时钟产生器、发送控制模块和数据发送模块；
[0110] 所述错误信息缓存模块接收错误信息和错误信息标识，用于接收数据和发送数据 的隔离，完成数据位宽转换，将32位数据转换为8位数据；并将8位的错误信息发送给数据 发送模块；将8位错误信息标识发送给波特时钟产生器；
[0111] 所述波特时钟产生器根据接收到的错误信息标识和主时钟，产生发送数据所需的 波特时钟，输出给发送控制模块和数据发送模块；
[0112] 所述发送控制模块利用接收到的波特时钟产生发送数据的个数和发送使能，输出 给数据发送模块；所述数据发送模块包含移位寄存器，根据发送数据的个数和发送使能，将 错误信息缓存模块输出的8位错误信息按照波特时钟的频率输出。
【主权项】
1. 一种遥感相机磁性随机存储器的控制系统，其特征在于包括：MRAM操作配置信息解 析器、MRAM地址生成器、PROM数据读取模块、MRAM时序控制器、随机码生成器、测试校验器 和报告输出控制模块； 所述MRAM操作配置信息解析器接收外部传来的配置指令，对配置指令译码后得到指 令码；将指令码中的读控制信号、写控制信号、工作模式选择信号、数据对象选择信号、测试 读取模式选择信号、地址有效使能、地址段初始地址和地址段终止地址发送到MRAM地址生 成器；同时，将写控制信号、工作模式选择信号和数据对象选择信号发送给PROM数据读取 模块，从FPGA的外部存储器PROM中读取数据，合成所需要的数据，写入到MRAM内部；将读 控制信号、写控制信号、工作模式选择信号和数据对象选择信号发送给随机码生成器，将读 控制信号和写控制信号发送给MRAM时序控制器； 所述PROM数据读取模块接收MRAM操作配置信息解析器输出的写控制信号，依据PROM 的控制时序输出PROM的控制信号和PROM工作时钟，并接收从外部存储器PROM发送来的串 行数据，将串行数据拼接为32bit数据输出； 所述MRAM地址生成器根据接收到的MRAM操作配置信息解析器发送来的信号，生成配 置指令所对应的MRAM地址，并将MRAM地址和地址有效标识传送给MRAM时序发生器；当对 MRAM进行写操作时，所述MRAM时序控制器接收MRAM操作配置信息解析器发送的写控制信 号，以及MRAM地址生成器输出的MRAM地址和地址有效标识，生成MRAM写操作的时序控制 信号，所述写操作的时序控制信号包括MRAM片选信号、MRAM写使能信号、MRAM存储地址以 及需要写入MRAM的