专利名称：半导体存储器装置的制作方法
技术领域：
本发明涉及同步伪(pseudo)SRAM的访问速度的增加。
背景技术：
在本领域中伪SRAM是众所周知的。伪SRAM具有与使用现有技术的DRAM的存储 器单元的SRAM相同的接口。 S卩，伪SRAM包括被构建在存储器中的刷新控制，并且控制器仅 执行读取/写入控制。 由于伪SRAM使用在速度方面被认为不理想的DRAM用于存储器单元，并且外围电 路被集成，因此伪SRAM的访问速度小于SRAM并且还小于纯粹的DRAM。另一方面，伪SRAM 具有每面积低成本并且高容量的优点。 使用这些优点，在要求便宜并且高容量但是不要求高速访问的移动应用的领域中 已经经常使用伪SRAM。 然而近年来，即使在诸如网络装置的要求高速访问的领域中，存储器正在增加它 们的容量，从而要求DRAM核。 现有的SRAM应被替换为高容量存储器以响应此需求，然而存在增长的加速伪 SRAM的要求。 在伪SRAM的构造中存在存储器不能预期读取/写入命令到达的时间的限制。因 此，需要在接收命令的同时禁止刷新操作，并且等待刷新完成，并且然后开始读取操作。
例如，日本专利No. 3376998公布一种操作使用DRAM单元作为通用的(非同步的) SRAM的半导体存储器装置的地址访问方法。 图7是根据日本专利No. 3376998的一个示例性实施例的时序图。 时序图示出响应于从外部接收到的读取/写入请求立即内部地执行刷新，并且然
后执行读取/写入请求的操作。 在这样的情况下，存在下述问题，即读取操作的开始被延迟了等待刷新操作的时 间并且从而减慢了访问。此外，为了防止刷新和读取/写入操作之间的内部竞争，需要在接 收读取/写入命令之后控制不开始新的刷新。 因此，希望的是，维持不要求任何刷新控制的伪SRAM接口并且还增加访问的速度。
发明内容
为了简单地消除刷新控制，能够考虑将日本专利No. 3376998的概念应用于同步 伪S廳。
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在此描述下述情况，其中日本专利No. 3376998的概念被简单地应用于同步伪 S廳。 图5示出将日本专利No. 3376998的概念应用于同步伪SRAM的构造示例。
在图5中，外部输入的时钟经过延迟装置成为内部时钟。然后，使用内部时钟通过 触发器(FF。)锁存命令0至N。然后通过命令解码器110处理命令0至N，并且然后将其提 供给DRAM核200。 刷新请求信号没有被直接地输入至命令解码器110，而是经过具有反相输入的 AND电路120和触发器(FF》被输入至命令解码器。即，刷新请求信号被输入至具有反相输 入的AND电路120的正输入并且内部读取命令被输入至反相输入。来自于具有反相输入的 AND电路120的输出被输入至命令解码器110。 因此内部读取命令去激活刷新请求信号。然后，如果接收到读取命令，则将会禁止 后来的刷新操作。 这样，刷新同步电路由具有反相输入的AND电路120组成。 图6是在行周期(tKC)=访问(tKAC) = 4周期的产品中的根据图5的控制的时序 图。 假定在周期1接收到读取命令。然后，能够识别从命令解码器110的输出接收到
读取命令，因此能够禁止在周期2中并且在周期2之后要开始的刷新操作。 然而，最新的刷新操作能够从内部时钟的周期1的边缘开始。在这样的情况下，从
边缘开始等待刷新时段，生成内部读取命令，并且读出的数据被输出至外部端子。图6示出
最新时序的此种情况。 根据图6，通过下述的总和确定从接收读取命令时到数据输出的访问；
{(1)内部时钟延迟} + {(2)刷新时段} + {(3)数据输出} 通常在反相SRAM中，内部刷新时段和读取时段被指定为t/2，因此通过下述来表 示从读取命令开始的随机访问时间tKAC : {(1)内部时钟延迟Ht/2+K3)数据输出} 公式(1)
因此，存在显著的延迟。 看起来，通过在周期"l"禁止刷新使得能够将最后要执行的刷新时序向前移动一 个周期并且这有助于更高的速度。 然而，此种控制将不会产生与在周期"5"中禁止刷新的任何不同。
因此，本发明人已经发现连续的读取/写入访问将会中断任何刷新操作的问题。 本发明的实施例的示例性方面是半导体存储器装置，该半导体存储器装置包括存
储器单元阵列，该存储器单元阵列具有用于存储数据的多个存储器单元；刷新请求电路，该
刷新请求电路内部地生成刷新请求，其中刷新请求请求存储器单元的刷新操作；命令解码
器，该命令解码器解码外部访问请求和刷新请求并且将其提供给存储器单元，其中外部访
问请求请求从外部到存储器单元的访问；刷新同步电路，该刷新同步电路被提供在刷新请
求电路和命令解码器之间并且如果从命令解码器输出外部访问请求那么去激活刷新请求；
时钟相位调整单元，该时钟相位调整单元对时钟产生延迟，其中延迟与从外部访问请求被
生成到外部访问请求经过命令解码器并且与外部访问请求同步的刷新同步请求被提供给
存储器单元所花费的时间相同或者更长，并且延迟短于一个周期；以及触发器，该触发器被
4提供在命令解码器和存储器单元阵列之间，在来自时钟相位调整单元的时钟时序获取来自 于命令解码器的请求，并且将其提供给存储器单元阵列。 在此种构造中，通过时钟相位调整单元将解码和获取外部访问请求的时序延迟相 位调整时钟。然后，相位调整时钟的延迟仅为将刷新请求与外部命令(例如，读取命令)同 步并且对其进行去激活所需要的时间。 然后能够从具有与当外部访问请求被提供时相同的周期的相位调整时钟的时序 去激活刷新请求。 禁止刷新操作的周期能够被加快相位调整时钟的延迟。因此，能够减少等待刷新 时段的时间并且从而结果减少随机访问时间。这使得能够加速半导体存储器装置的访问时 间。
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特 征将更加明显，其中 图1是示出根据第一示例性实施例的同步伪SRAM的构造的框图；
图2是示出在开始刷新之后接收读取命令的情况下的操作的时序图；
图3是示出在同时接收刷新请求和读取命令的情况下的操作的时序图；
图4是示出第二示例性实施例的构造的框图； 图5是在日本专利No. 3376998的概念简单应用于同步伪SRAM的情况下的框图；
图6是根据在行周期(tKC)=访问(tKAC) = 4周期的产品中根据图5的控制的时 序图；以及 图7是根据现有技术的示例性实施例的时序图。
具体实施例方式
在下文中参考附图描述本发明的示例性实施例。
第一示例性实施例 图1是示出根据第一示例性实施例的同步伪SRAM的构造的框图。
在图1中，通过相同的符号表示与图5相同的组件。 为了解释问题，参考图5解释将日本专利No. 3376998简单应用于同步伪SRAM的 情况。 在与图5相比较的本示例性实施例中，同步伪SRAM包括触发器(FF2)，该触发器用 于锁存命令解码器110的输出信号(内部命令)；和相位时钟调整单元130，该相位时钟调 整单元130用于调整到触发器(FF2)的时钟信号的相位。 时钟相位调整单元130包括命令解码器110和刷新请求逻辑(120)的复制电路。
因此，时钟相位调整单元130将内部时钟延迟了与由图1中的虚线箭头表示的生 成的命令的关键路径的延迟相同或更长的时段。 时钟相位调整单元130被插入在内部时钟和触发器FF2之间，并且将延迟的时钟 (相位调整时钟)提供给触发器FF2。 由从时钟相位调整单元130输出的相位调整时钟控制触发器FF2。
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通过此种构造，由通过从内部时钟在关键路径中延迟的时钟(相位调整时钟)获 取的命令控制DRAM核200。 在下文中解释被提供有上述构造的第一示例性实施例的操作。 图2和图3是安装tKC = tMC = 4时钟的产品的情况下的时序图。 图2是示出在开始(1)刷新之后接收读取命令的情况下的操作的时序图。 图3是示出在同时接收(2)刷新请求和读取命令的情况下的操作的时序图。 参考图2描述在开始(1)刷新之后接收读取命令的情况下的操作。 情况被描述为下述示例，其中在周期0从刷新请求电路140内部生成刷新请求，并
且在周期1外部提供读取命令。 首先，在周期0内部生成刷新请求。 接收刷新请求的周期0是NOP (非操作)命令(意指没有生成读取命令)。
使用内部时钟获取的NOP命令经过命令解码器100。 NOP命令应被输入至具有反相输入的AND电路120的反相输入，然而在本示例中刷 新请求被原样输出并且被提供给命令解码器110。 因此，在由图1中的箭头表示的关键路径中延迟内部刷新命令，并且将其提供给
触发器(FF2)的数据端子。 通过FF2锁存此内部刷新命令。 这时，触发器(FF2)利用相位调整时钟锁存此内部刷新命令。 通过时钟相位调整单元130，相位调整时钟比关键路径的延迟稍慢。 因此，在这样的情况下，在从内部时钟延迟了相位调整时钟的时序对DRAM核200
指定刷新开始。 然后，在周期1外部输入读取命令。
此读取命令经由命令解码器110输出至触发器(FF2)。
触发器(FF2)在相位调整时钟的时序"1"锁存此读取命令。
DRAM核200的刷新操作从相位调整时钟的"0"开始。 因此，当随机周期时间的一半(tKC/2)已经流逝时，DRAM核200的读取操作从相位 调整时钟"2 "开始，并且由读取操作获取的数据被输出。 同时，内部读取命令被输入至具有反相输入的AND电路120的反相输入。这去激 活要利用刷新请求作为触发产生的内部刷新命令。因此，在相位调整时钟"l"中和之后的 内部刷新命令被去激活。 如迄今为止所述，本示例性实施例的同步伪SRAM被提供有时钟相位调整单元130
并且将解码并且获取内部命令的时序从内部时钟延迟了相位调整时钟的时段。 然后，相位调整时钟的延迟仅为将刷新请求与外部命令(例如，读取命令)同步并
且将其去激活所需要的时间。 因此，能够从具有与提供外部访问请求时相同的周期的相位调整时钟的时序去激 活刷新请求。 禁止刷新操作的周期能够被加快相位调整时钟的延迟。因此，能够减少等待刷新 时段的时间，并且从而结果减少随机访问时间(t^)。 接下来，在下文中参考图3描述其中同时接收(2)刷新请求和读取命令的情况。
在这样的情况下，在周期1同时产生刷新请求和读取命令。 在内部时钟的周期1获取在周期1提供的读取命令，该读取命令经过图1的关键 路径，并且到达触发器(FF)。 在相位调整时钟的周期1锁存已经到达触发器(FF)的内部读取命令。 此外，内部读取命令被输入至具有反相输入的AND电路120的反相输入。这去激
活要使用作为触发的刷新请求生成的内部刷新命令。 通过这样的操作，DRAM核200的读取操作在相位调整时钟"2"的边缘处开始。
如迄今为止所述，在本示例性实施例中，在图2和图3的情况下，在周期1接收读 取命令并且能够从相位调整时钟"2"开始DRAM核200的读取操作。 当本示例性实施例的随机周期时间(tK)是4个时钟周期时，相位调整时钟"1 "到 "2"的延迟是tKC/4。 因此，从读取命令开始的随机访问时间(t^)是；
Kl)'时钟延迟等量HKt/4) + K3)数据输出1…公式(2)
Kl)'时钟延迟等量}是内部延迟的延迟(延迟A) +相位调整时钟的延迟(延迟
B)。
当将此公式(2)与公式(1)进行比较时在随机访问时间tMC中的加速的效果是； 公式(l)-公式(2) =((l)-(l)， )+W4…公式(3)
在此公式中，{(1)_(1)'}是图1的关键路径的延迟。该延迟通常远远小于是同步 电路设计的基础的时钟周期(=tKAC/4)。 作为典型的示例，在tKAe = tKe = 20ns并且关键路径的延迟是2ns的情况下，公式 (3)是_2ns+20ns/4 = 3ns。 因此在这样的情况下，通过应用本示例性实施例，能够将随机访问时间加快3ns。
在现有技术的构造中，tKAC = 20ns，并且在本示例性实施例中，tMC = 17ns，从而实 现15%加速。 第二示例性实施例 接下来，在下文中描述本发明的第二示例性实施例。 第二示例性实施例的基本构造与第一示例性实施例的相同，不同之处在于相位调 整单元由DLL (DLL :延迟锁相环)电路150组成。
图4是示出第二示例性实施例的构造的框图。 在第一示例性实施例(图1)中，复制电路被用于确定相位调整时钟的生成时序。
在第二示例性实施例中，DLL 150被用于构成相位调整单元。 在这样的构造中，DLL 150适当地指定时钟延迟的量。 具体地，DLL 150将延迟指定为与关键路径的延迟时间相同或者更长。 当DLL被用于生成时钟时，例如当试图确保用于低频率产品等级的内部命令的较
大锁存裕量时或者当试图通过阐明与其它电路的时序关系而使时序设计变得容易时，能够
通过诸如修剪熔丝(fuse)的手段适当地调整相位调整时钟的时序。 第二示例性实施例的操作与第一示例性实施例的相同，不同之处在于通过DLL执 行相位调整时钟的调整。
本发明不限于上述示例性实施例，而是能够在本发明的范围内适当地进行修改。
例如，至于相位调整电路，除了包括复制电路和DLL电路的上述构造之外，可以包 括PLL电路，并且可以通过移位时钟相位或者延伸时钟的周期为内部时钟延迟要被提供给 触发器(FF)的时钟。 本领域的技术人员能够根据需要组合第一和第二示例性实施例。 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本
发明可以在所附的权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上
述的示例。 此外，权利要求的范围不受到上述的示例性实施例的限制。 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
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权利要求
一种半导体存储器装置，包括存储器单元阵列，所述存储器单元阵列具有用于存储数据的多个存储器单元；刷新请求电路，所述刷新请求电路内部生成刷新请求，所述刷新请求请求所述存储器单元的刷新操作；命令解码器，所述命令解码器解码外部访问请求和所述刷新请求并且将其提供给所述存储器单元，所述外部访问请求请求从外部到所述存储器单元的访问；刷新同步电路，所述刷新同步电路被提供在所述刷新请求电路和所述命令解码器之间并且如果从所述命令解码器输出所述外部访问请求则去激活所述刷新请求；时钟相位调整单元，所述时钟相位调整单元对时钟产生延迟，所述延迟与从生成所述外部访问请求到所述外部访问请求经过所述命令解码器并且与所述外部访问请求同步的刷新同步请求被提供给所述存储器单元所花费的时间相同或者更长，并且所述延迟短于一个周期；以及触发器，所述触发器被提供在所述命令解码器和所述存储器单元阵列之间，在来自所述时钟相位调整单元的时钟时序获取来自于所述命令解码器的请求，并且将其提供给所述存储器单元阵列。
2. 根据权利要求1所述的半导体存储器装置，其中所述时钟相位调整单元包括所述命 令解码器的复制电路。
3. 根据权利要求2所述的半导体存储器装置，其中所述复制电路进一步包括所述刷新 同步电路。
4. 根据权利要求1所述的半导体存储器装置，其中所述时钟相位调整单元由DLL电路 组成。
5. 根据权利要求1所述的半导体存储器装置，其中所述时钟相位调整单元由PLL电路 组成。
全文摘要
本发明涉及一种半导体存储器装置。半导体存储器装置被提供在刷新请求电路和命令解码器之间，并且包括刷新同步电路，该刷新同步电路用于如果从命令解码器输出外部访问请求则去激活刷新请求。半导体存储器装置进一步包括时钟相位调整单元，该时钟相位调整单元对时钟生成延迟，其中延迟与从发布外部访问请求时直到通过关键路径时花费的时间相同或者更长，并且该延迟还短于一个周期。然后，触发器在来自于时钟相位调整单元的时钟时序获取来自于命令解码器的请求并且将其提供给存储器单元阵列。
文档编号G11C11/403GK101794614SQ20101010584
公开日2010年8月4日 申请日期2010年1月26日 优先权日2009年2月3日
发明者园田正俊 申请人:恩益禧电子股份有限公司