具有元件分离绝缘膜的半导体装置的制造方法

专利名称：具有元件分离绝缘膜的半导体装置的制造方法
技术领域：
本发明涉及一种具有元件分离绝缘膜的半导体装置的制造方法，特别是涉及一种具有在同一芯片上形成不同的栅极氧化膜时、通过在要进行栅极氧化之前采用具有氮化膜等耐氧化性的膜覆盖各元件区域、以图提高元件的可靠性特别是元件分离特性的元件分离绝缘膜的半导体装置的制造方法。
一般，在搭载绝缘栅型场效应三极管(MOS三极管)的MOS半导体装置中，需要在同一半导体装置内具有耐压可靠性高的高耐压元件和为高速信息处理的要高速性的低耐压元件的情况下，在高耐压元件中，有必要将栅极氧化膜以及场氧化膜的厚度加厚。而另一方面，在低耐压元件中，为了适应半导体装置的微细化和高速化需要薄的栅极氧化膜以及薄的场氧化膜。
当前，作为为制造这样的半导体装置而在同一基板上形成不同厚度的场氧化膜和栅极氧化膜的方法，提出了通过反复进行栅极氧化和湿蚀刻进行氧化膜叠积替换来形成多个不同栅极氧化膜的方法(特开平9-36243号公报等)。图5(a)～(c)以及图6(a)、(b)为表示将这种现有的2种栅极氧化膜的制作方法按工序顺序表示的截面图。
图5(a)表示在硅基板300的表面上形成为电分离元件之间的元件分离膜121、形成为离子注入时的基板保护的薄氧化膜221的状态的截面图。如该图所示，硅基板300上有作为可电写入的EPROM(erasable PROM)的写入电路那样的高耐压电路部需要厚膜的第1栅极氧化膜的元件区域521、和不需要高耐压的低耐压用需要薄膜的栅极氧化膜的元件区域522。作为在硅基板300的表面上形成的元件分离氧化膜121，有由选择氧化膜(LOCOS(Local Oxidation of Silicon))所形成，和在形成元件分离氧化膜121的区域形成沟，在该沟中埋入硅氧化物系的物质所形成。
然后，如图5(b)所示，通过第1次湿蚀刻去除该硅基板300表面上的薄氧化膜221。在此，由于进行了第1次湿蚀刻，元件分离氧化膜121减量，成为元件分离膜122。
然后，如图5(c)所示，通过在硅基板300的表面上形成第1栅极氧化膜222，在夹持元件分离氧化膜122的活性区域露出的硅基板300的表面上形成氧化膜。
然后，分别在元件区域521和522上制作所必要的栅极氧化膜。首先，如图6(a)所示，将阻膜421模样化，通过第2次蚀刻去除为形成薄栅极氧化膜的元件区域522的活性区域的第1栅极氧化膜222。元件区域522的元件分离氧化膜122在该工序中也减量，元件分离氧化膜122成为更薄的元件分离氧化膜123。
然后，如图6(b)所示，剥离阻膜421，形成第2栅极氧化膜。这时，元件区域522的活性区域上露出的形成在硅基板300上的第2栅极氧化膜是薄膜的栅极氧化膜224，元件区域521上活性区域的第1栅极氧化膜222进一步接受氧化所形成的氧化膜是厚膜的栅极氧化膜223。通过以上的工序，在元件区域521和522上分别形成需要厚膜的栅极氧化膜223和薄膜的栅极氧化膜224。
这样，在同一芯片上形成具有不同膜厚的栅极氧化膜的器件、在所谓的多氧化过程中通过反复进行蚀刻和栅极氧化形成不同膜厚的栅极氧化膜的工序中，元件区域522的元件分离氧化膜121，通过接受由图5(b)的第1次蚀刻去除薄氧化膜221和由图6(a)的第2次蚀刻去除第1栅极氧化膜222的工序合计2次的湿蚀刻，从元件分离膜121到122，再从元件分离膜122到123进行薄膜化。
在以上的示例中，虽然显示了形成2种栅极氧化膜的情况，可以容易地进行类推，在增加3种、4种栅极氧化膜时，通过增加湿蚀刻的次数，最后在形成栅极氧化膜的元件区域中仅这部分元件分离氧化膜进行更多的湿蚀刻。
然而，这样重叠氧化和湿蚀刻的重复将产生以下的问题。
第1个问题是，元件分离氧化膜薄膜化，由于注入离子的穿透(特别是硼)和由在元件分离氧化膜直上通过布线的反转，引起元件分离漏失。作为防止元件分离漏失的手段，增加休止硅局部氧化(RecessLOCOS)的元件分离氧化膜的初始氧化量或者对元件分离氧化膜实施STI(Shallow Trench Isolation)等两种方法可以考虑。对于前者，由鸟嘴将扩散层破坏，成为微细化的障碍。对于后者，使得下述段差问题变得深刻。
第2个问题是，从初始氧化的状态由湿蚀刻将元件分离氧化膜减量，会在扩散层和元件分离氧化膜的边界产生段差，由栅极多蚀刻的蚀刻残渣引起短路等问题。
第3个问题是，反复进行将基板表面氧化再由湿蚀刻去除过程的结果，弄乱基板表面的杂质浓度，使得电特性(特别是三极管的阀值)不稳定。
第4个问题是，由于基板表面多次进行氧化和湿蚀刻，增加了表面的粗糙度，使得电特性劣化。
这样的缺点，是由于形成了对于元件来说是不需要的氧化膜引起的。如果所形成的氧化膜是不必要的，在进行栅极氧化之前将其去除让基板露出的工序则是必要的。这时去除氧化膜和过蚀刻成为必要。特别是，在栅极氧化那样的热氧化的情况时，在基板上形成门极氧化膜程度的氧化中几乎不增加元件分离氧化膜那样厚的氧化膜的膜厚，和蚀刻去除在基板上形成的氧化膜的量相同量与元件分离氧化膜的减量相关。
本发明正是针对有关问题，其目的在于提供一种具有在形成不同膜厚的栅极氧化膜时、在要进行栅极氧化前用氮化膜等耐氧化性的膜覆盖基板表面、防止在基板上形成不必要的氧化膜、可以低减栅极氧化前的蚀刻的元件分离绝缘膜的半导体装置的制造方法。
有关本发明的具有元件分离绝缘膜的半导体装置的制造方法，其特征是包括由多个元件分离绝缘膜区分多个元件区域在上述元件区域形成氧化膜的半导体基板表面的整个面上形成耐氧化性膜的工序、以第1元件区域露出的第1阻膜为掩膜将上述氧化膜以及所示耐氧化性膜蚀刻去除的工序、在上述半导体基板上形成第1栅极氧化膜的工序、以第2元件区域露出的第2阻膜为掩膜将上述氧化膜以及所示耐氧化性膜蚀刻去除的工序、、在上述半导体基板上形成第2栅极氧化膜的工序。此外，上述耐氧化性膜是氮化膜。
依据本发明，在形成在半导体基板的各元件区域的氧化膜上，首先，形成耐氧化性膜，在将该元件区域的氧化膜以及耐氧化性膜去除形成栅极氧化膜之前，由于耐氧化性膜作为保护膜使用，不会在半导体基板上形成不需要的氧化膜。即，在第1元件区域上形成第1栅极氧化膜时，通过第2元件区域由耐氧化性膜所覆盖，在第2元件区域不会形成不需要的第1栅极氧化膜。因此，由于不需要去除元件分离绝缘膜减量的第1栅极氧化膜的工序，可以确保元件分离绝缘膜有充分的厚度。为此，提高了元件分离特性并提高了元件的可信性。另外，在第1元件区域上，在第1栅极氧化膜上第2栅极氧化膜接上氧化形成栅极氧化膜，在第2元件区域上比第1元件区域的栅极氧化膜厚度要薄的栅极氧化膜作为栅极氧化膜形成。因此，在防止多个元件区域表面的元件区域的元件分离绝缘膜的薄膜化的同时，可以分别形成不同膜厚的栅极氧化膜。
有关本发明的另一具有元件分离绝缘膜的半导体装置的制造方法，其特征是包括由多个元件分离绝缘膜区分多个元件区域在上述元件区域形成氧化膜的半导体基板表面上形成第1元件区域露出的第1阻膜并以该第1阻膜作为掩膜将上述氧化膜蚀刻去除的工序、在上述半导体基板上形成第1栅极氧化膜的工序、以第2元件区域露出的第2阻膜为掩膜将上述氧化膜蚀刻去除的工序、在上述半导体基板上形成第2栅极氧化膜的工序。另外，所述元件分离绝缘膜可作为硅氧化膜。进一步，上述元件分离绝缘膜可以由LOCOS法形成，或者，在半导体基板表面上形成的沟中埋入绝缘膜形成。
依据本发明，在形成氧化膜的半导体基板的元件区域上形成栅极氧化膜之前，在该元件区域存在的上述氧化膜作为保护膜使用。因此，在形成上述第1元件区域的上述第1栅极氧化膜时，预先在第2元件区域形成氧化膜，由该氧化膜抑制第2元件区域中第1栅极氧化膜的成长。进一步，通过形成第2栅极氧化膜，在第1元件区域上可以形成第1栅极氧化膜上第2栅极氧化膜接上氧化的栅极氧化膜，在第2元件区域上形成比第1元件区域的栅极氧化膜的厚度要薄的栅极氧化膜。因此，可以在多个元件区域分别形成膜厚不同的栅极氧化膜，进一步，在去除第2元件区域的半导体基板上形成的氧化膜时的蚀刻量由于减少了抑制上述第2栅极氧化膜成长的分额，可以防止元件分离绝缘膜的薄膜化。因此，提高元件分离特性，提高元件特性。
下面对附图进行简要说明。


图1(a)～(c)为表示具有有关本发明实施例1的元件分离绝缘膜的半导体装置的制造方法按工序顺序的截面图。
图2(a)～(c)，同样，为表示具有有关本发明实施例2的元件分离绝缘膜的半导体装置的制造方法，在图1(a)～(c)所示的工序之后的工序按工序顺序的截面图。
图3(a)～(c)为表示具有有关本发明实施例2的元件分离绝缘膜的半导体装置的制造方法按工序顺序的截面图。
图4(a)、(b)，同样，为表示具有有关本发明实施例1的元件分离绝缘膜的半导体装置的制造方法，在图3(a)～(c)所示的工序之后的工序按工序顺序的截面图。
图5(a)～(c)为表示特开平9-036243号公报等所记载的现有的2半导体装置的制造方法按工序顺序的截面图。
图6(a)、(b)，同样，为表示在图5(a)～(c)所示的工序之后的工序按工序顺序的截面图。
图中，100、200、300-硅基板，101、102、103、111、112、113、121、122、123-元件分离氧化膜，201、211-薄氧化膜，213-氧化膜，203、215、224-薄膜栅极氧化膜，204、214、223-厚膜栅极氧化膜，202、212、222-第1栅极氧化膜，301-耐氧化性膜，401、402、411、412、421、422-阻膜，501、502、511、512、521、522-元件区域。
以下参照附图具体说明具有有关本发明实施例的元件分离绝缘膜的半导体装置的制造方法。图1(a)～(c)和图2(a)～(c)为表示具有有关本发明实施例1的元件分离绝缘膜的半导体装置的制造方法按工序顺序的截面图。
图1(a)表示在硅基板100的表面上形成为电分离元件之间的元件分离绝缘膜101、形成为元件分离绝缘膜101所夹持的活性区域中离子注入时的基板保护的薄氧化膜201的状态的截面图。如该图所示，硅基板100上有作为可电写入的EPROM(erasable PROM)的写入电路那样的高耐压电路部需要厚膜的栅极氧化膜的元件区域501、和不需要高耐压的低耐压用需要薄膜的栅极氧化膜的元件区域502。作为在硅基板100的表面上形成的元件分离绝缘膜101的形成方法，可以是由已知的LOCOS技术所形成，也可以在形成元件分离绝缘膜101的区域形成沟，在该沟中埋入硅氧化物系的物质。
然后，如图1(b)所示，在该硅基板100的表面的薄氧化膜201上以及元件分离绝缘膜101上成长耐氧化性膜301。作为耐氧化性膜301例如有硅氮化膜等氮化膜。
然后，说明在元件区域501和502的元件区域上形成所必要的栅极氧化膜的工序。首先，如图1(c)所示，在半导体基板100上由光刻技术让元件区域501露出的阻膜401进行模样化，将应形成厚膜栅极氧化膜的元件区域501的活性区域上的耐氧化性膜301去除，进一步，通过第1次湿蚀刻除去薄氧化膜201。在此，元件区域501的元件分离绝缘膜101只是在该工序中减量，从元件分离绝缘膜101变成元件分离绝缘膜102。
然后，如图2(a)所示，剥离阻膜401，形成第1栅极氧化膜。这样，元件区域501的硅基板100上的元件分离绝缘膜102所夹持的活性区域上形成第1栅极氧化膜202。这时，由于元件区域502由耐氧化性膜301所覆盖，不会出现增加硅基板100上的薄氧化膜201的膜厚的情况。
在形成该第1栅极氧化膜202之后，如图2(b)所示，为了保护元件区域501的第1栅极氧化膜202，将露出元件区域502的阻膜402模样化，以此为掩膜去除在元件区域502形成的耐氧化性膜301，进一步通过实施第2次湿蚀刻去除薄氧化膜201。该薄氧化膜201部分由于形成有耐氧化性膜301，在第1栅极氧化膜形成前后不会成长氧化膜，膜厚不会变化。因此，在第2次蚀刻中为了让元件区域502的硅基板100所去除的膜厚与由第1次蚀刻让元件区域501的活性区域的硅基板100露出所蚀刻的膜厚相同。这样，元件区域502的元件分离绝缘膜101只是在该工序中减量，从元件分离绝缘膜101变成元件分离绝缘膜103，所减的量与从元件分离绝缘膜101变成元件分离绝缘膜102所减的量相同。
然后，如图2(c)所示，剥离阻膜402，形成第2栅极氧化膜。这样，元件区域502的元件分离绝缘膜103所夹持的活性区域的硅基板100上所形成的第2栅极氧化膜是低耐压用的薄膜的栅极氧化膜203。又，元件区域501的元件分离绝缘膜102所夹持的活性区域的硅基板100上所形成的氧化膜202比第1栅极氧化膜受到接上的氧化，成为厚膜的栅极氧化膜204。根据以上的工序，在元件区域501和502上分别形成厚膜栅极氧化膜204以及薄膜栅极氧化膜203。
这样，在形成了多个元件分离绝缘膜101和薄氧化膜201的硅基板100中，通过耐氧化性膜301的形成、以及进行2次蚀刻和2次栅极氧化的工序，元件区域501以及502的元件分离绝缘膜101的减量只是在去除薄氧化膜201和耐氧化性膜膜301的1工序的蚀刻中才有。在耐氧化性膜301能耐住氧化的限度内作为第1和第2栅极氧化膜的膜厚选择怎样的膜厚都是一定的蚀刻。例如，如果最初的薄氧化膜201为200、过蚀刻为80％，元件分离绝缘膜的减量在元件区域501和502区域均为360。在图2(c)中为了方便，元件区域501和502区域的元件分离绝缘膜虽然分别由元件分离绝缘膜102和103所示，元件分离绝缘膜102和103除了制造上的误差为同一膜厚。
在本实施例中虽然显示的是形成2种栅极氧化膜的情况，可以容易类推，即使增加到3种、4种栅极氧化膜的情况，从需要最厚的栅极氧化膜的元件区域的顺序，用蚀刻露出该元件区域上的活性区域的硅基板100之后，重复进行形成栅极氧化膜的工序，在每个元件区域的活性区域中用蚀刻去除只要1次就完成。因此，在栅极氧化膜的膜厚分别不同的元件区域中，每个元件区域由于在必要成为最初形成的栅极氧化膜之前由耐氧化性的膜覆盖该元件区域，不会对基板进行不必要的氧化。即，元件分离绝缘膜被蚀刻的量只是为保护最初形成的基板的薄氧化膜和耐氧化性膜蚀刻去除的量。
这样，依据具有本实施例的元件分离绝缘膜的半导体装置的制造方法，膜厚不同的多个栅极氧化膜在同一芯片内形成时，通过氧化膜的更换等可以防止元件分离绝缘膜的薄膜化，可以防止元件分离漏失，提高元件的可靠性。
又，通过减少元件分离绝缘膜，可以低减扩散层和元件分离绝缘膜边界的段差。
进一步，由于减少了扩散层表面整体的氧化量，可以稳定控制表面附近的杂质浓度。
进一步，由于减少了扩散层表面所蚀刻的量，可以降低表面的粗糙度。
以下说明本发明实施例2。图3(a)～(c)和图4(a)、(b)为表示具有有关本实施例的元件分离绝缘膜的半导体装置的制造方法按工序顺序的截面图。图3(a)表示在硅基板200的表面上形成多个元件分离绝缘膜111、形成为这些多个元件分离绝缘膜111所夹持的活性区域中离子注入时的基板保护的薄氧化膜211的状态的截面图。硅基板200上有作为高耐压元件的厚膜栅极氧化膜所必要的元件区域511、和低耐压元件的薄膜栅极氧化膜所必要的元件区域512。
然后，说明在元件区域511和元件区域512上分开制作所必要的栅极氧化膜的工序。首先，如图3(b)所示，元件区域511露出的阻膜411在元件区域512进行模样化，通过将需要形成厚膜栅极氧化膜的元件区域511的活性区域上的薄膜氧化膜211蚀刻去除让硅基板200露出。元件区域511的元件分离绝缘膜111只是在该工序中减量，从元件分离绝缘膜111变成元件分离绝缘膜112。
然后，如图3(c)所示，剥离阻膜411，形成第1栅极氧化膜212。这样，元件区域511的元件分离绝缘膜112所夹持的活性区域的硅基板200上形成栅极氧化膜212。又，在元件区域512的元件分离绝缘膜111所夹持的活性区域的硅基板200的表面上所形成的薄氧化膜211受到接上的氧化，从薄氧化膜211变成氧化膜213。
然后，如图4(a)所示，对元件区域511的元件分离绝缘膜112所夹持的活性区域的硅基板200上形成栅极氧化膜212进行保护，为了让元件区域512的活性区域的硅基板200露出，将露出元件区域512的阻膜412模样化，以此为掩膜通过实施第2次蚀刻去除氧化膜213。该氧化膜213形成的活性区域在第1栅极氧化膜形成的前后所接上的氧化膜，由于预先形成了薄氧化膜211，如果和在元件区域511的活性区域的半导体基板200上形成的氧化膜212进行比较抑制了其成长。因此，在第2次蚀刻中为了让元件区域512的硅基板200露出应蚀刻氧化膜213的膜厚比在氧化膜211上加上氧化膜212的膜厚要少。又，元件区域512的元件分离绝缘膜111只是在该工序中减量，从元件分离绝缘膜111变成元件分离绝缘膜113，所蚀刻的量比现有例要降低。
然后，如图4(b)所示，剥离阻膜412，形成第2栅极氧化膜。这时，元件区域512的元件分离绝缘膜113所夹持的活性区域的硅基板200上形成薄膜的栅极氧化膜215。又，元件区域511的元件分离绝缘膜112所夹持的活性区域的硅基板200上所形成的氧化膜212受到接上的氧化，成为厚膜的栅极氧化膜214。根据以上的工序，在元件区域511和512上分别形成厚膜栅极氧化膜214以及薄膜栅极氧化膜215。
这样，在具有多个元件分离绝缘膜111和薄氧化膜211的硅基板200中，由于预先形成薄膜氧化膜211作为保护膜，通过进行2次栅极氧化和2次蚀刻的工序，元件区域511以及512的元件分离绝缘膜111的减量只是在去除分别在接上氧化的薄氧化膜211、薄氧化膜211的氧化膜213的1工序的蚀刻中才有。
本实施例由于不在薄氧化膜211上不成长实施例1所示的氮化膜那样的耐氧化性的膜。因此，本实施例的元件区域512，由于在后面成长栅极氧化膜，成为对基板多余的氧化。但是，由于对薄氧化膜接上氧化的形式，基板所氧化的量比露出基板所氧化的现有例要少。即表明，在栅极氧化前让基板露出的蚀刻的量少。在本实施例中，和实施例1比较，由于没有必要蚀刻耐氧化性膜使得蚀刻容易，因此可以缩短工序。
例如，考察厚膜栅极氧化膜214为440、薄膜栅极氧化膜215为100的情况。这时，作为相当于图3(c)的第1栅极氧化膜212在基板上有必要形成400的氧化膜。由于在元件区域512上剩下薄氧化膜211(200)，在该区域进行第1次栅极氧化之后，所形成氧化膜213为480。因此，在元件分离氧化膜111的薄膜化成为问题的512区域中，由第2次蚀刻的元件分离氧化膜111的减量，过蚀刻为80％时为864。
如果过蚀刻均为80％，与此比较，在现有例中，如图5(b)所示，在形成第1栅极氧化膜之前薄氧化膜221(200)由第1次蚀刻去除。因此，在这时刻元件区域522的元件分离氧化膜121减量360(元件分离氧化膜122)。然后，如图5(c)所示，通过形成第1栅极氧化膜元件区域522的元件分离氧化膜122所夹持的硅基板300上形成400的第1栅极氧化膜222。因此，由第2次的时刻所减量的元件分离氧化膜122为720(元件分离氧化膜123)，即，元件分离区域522的硅基板300的氧化量合计为600，形成薄膜栅极氧化膜中元件分离氧化膜减量1080。
表1表示现有例、有关本发明的实施例1和实施例2的元件分离氧化膜的减量以及追加工序的比较。和现有例相比，分别有关本发明的实施例的元件分离氧化膜的减量降低，可以防止薄膜化。
此外，元件分离氧化膜的减量是在离子注入时的保护膜为200，栅极氧化膜分别为400和1002种，过蚀刻为80％的情况下的值。
表1
如本实施例那样，薄氧化膜作为对多余基板氧化的保护膜使用时，和象实施例1那样形成氮化膜那样的耐氧化性膜的情况相比，在弱化对氧化的保护的效果的方面，有必要追加成长对氧化的保护膜的工序。又，在实施例1的图1(c)和图2(b)所示的工序中，没有必要进行复合膜的蚀刻，具有蚀刻可以容易进行的优点。
如以上详述那样，依据本发明，膜厚不同的多个栅极氧化膜在同一芯片内形成时，通过薄氧化膜或者薄氧化膜以及耐氧化性膜作为对基板氧化的保护膜使用，可以防止在基板上形成不必要的氧化膜，氧化膜的更换等可以防止元件分离氧化膜的薄膜化，可以防止元件分离漏失。
又，通过减少元件分离氧化膜，可以低减扩散层和元件分离绝缘膜边界的段差。
进一步，由于减少了扩散层表面整体的氧化量，可以稳定控制表面附近的杂质浓度。
进一步，由于减少了扩散层表面所蚀刻的量，可以降低表面的粗糙度。
权利要求
1.一种具有元件分离绝缘膜的半导体装置的制造方法，其特征是包括由多个元件分离绝缘膜区分多个元件区域在所述元件区域形成氧化膜的半导体基板表面的整个面上形成耐氧化性膜的工序、以第1元件区域露出的第1阻膜为掩膜将所述氧化膜以及所示耐氧化性膜蚀刻去除的工序、在所述半导体基板上形成第1栅极氧化膜的工序、以第2元件区域露出的第2阻膜为掩膜将所述氧化膜以及所示耐氧化性膜蚀刻去除的工序、、在所述半导体基板上形成第2栅极氧化膜的工序。
2.根据权利要求1所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述耐氧化性膜是氮化膜。
3.一种具有元件分离绝缘膜的半导体装置的制造方法，其特征是包括由多个元件分离绝缘膜区分多个元件区域在所述元件区域形成氧化膜的半导体基板表面上形成第1元件区域露出的第1阻膜并以该第1阻膜作为掩膜将所述氧化膜蚀刻去除的工序、在所述半导体基板上形成第1栅极氧化膜的工序、以第2元件区域露出的第2阻膜为掩膜将所述氧化膜蚀刻去除的工序、在所述半导体基板上形成第2栅极氧化膜的工序。
4.根据权利要求3所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜由LOCOS形成。
5.根据权利要求4所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜在半导体基板表面上形成的沟中被埋入而形成。
6.根据权利要求3～5中任一项所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜是硅氧化膜。
7.根据权利要求2所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜由LOCOS形成。
8.根据权利要求7所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜在半导体基板表面上形成的沟中被埋入而形成。
9.根据权利要求1、2、7或8中任一项所述的具有元件分离绝缘膜的半导体装置的制造方法，其特征是所述元件分离绝缘膜是硅氧化膜。
全文摘要
一种元件分离绝缘膜的半导体装置的制造方法是在具有形成了多个元件分离氧化膜101和其间的活性区域上的薄氧化膜201的元件区域501和502的半导体基板100表面整个面上形成耐氧化性膜301,元件区域501露出的阻膜401作为掩膜让半导体基板100露出后,形成第1栅极氧化膜,再以元件区域502开口的阻膜为掩膜让半导体基板100露出,形成第2栅极氧化膜。该方法能防止基板上形成不必要的氧化膜、可减低栅极氧化前的蚀刻。
文档编号H01L27/085GK1276626SQ00109099
公开日2000年12月13日 申请日期2000年6月7日 优先权日1999年6月8日
发明者清水正邦 申请人:日本电气株式会社