专利名称：提高soi和体衬底的高速缓存容量的方法
技术领域：
本发明通常涉及数据逻辑电路，更具体而言，涉及用于提高稳定性的高性能静态随机存取存储器(SRAM)的设计。
背景技术：
对于L1高速缓冲存储器所考虑的多个因素包括用于实现L1高速缓存的此类存储器的尺寸和性能。通常，当L1高速缓存嵌入在CPU(中央处理器)时，其性能(如存取速度)必须与CPU周期时间相容。静态随机存取存储器(SRAM)与动态随机存取存储器(DRAM)相反，它主要用于L1高速缓冲存储器。诚然，就存取速度而言，SRAM能够提供小于1纳秒的存取时间，而现有技术DRAM的存取时间在4纳秒至10纳秒的范围。
在另一方面，SRAM单元通常形成有6个晶体管(即，6T单元)，而DRAM单元形成有一个晶体管和一个电容器。因此，包括SRAM单元的存储器阵列比包括DRAM单元的存储器阵列大得多。从而，使用SRAM的片上高速缓存(on-chip cache)的最大容量被限制成小于1M。因此，需要提高高速缓存容量以扩展在诸如互联网，多媒体和通信领域中的处理器性能。
SRAM设计考虑主要由具体应用来决定。例如，高性能设计(诸如对在短时钟周期内执行读、写操作的高速缓存的设计)具有通常约在2.2至3.5的单元beta比(cell beta ratios)(定义为也称作传送器件(transfer device)的通过门器件(passgate device)的沟道电阻与也称作下拉器件(pull-down device)驱动器件的沟道电阻的比)，以避免本领域所熟知的单元干扰，如“半选单元干扰(half-selected celldisturbance)”。
当在激励被连接到其位线偏置于预定Vdd的未选列的存储器单元的字线时，出现“半选单元干扰”。这导致所激励的字线上用于读或写操作的未选单元的传送器件的体电压(body voltage)上升，并且比下拉器件的导电性更强，从而使接地状态节点(“0”节点)切换逻辑状态，并且干扰存储器单元。
通常，在传统工艺中，通过将下拉器件的W/L(宽度/长度)设计成超过通过门器件的W/L(宽度/长度)来保持beta比，由此阻止上述干扰影响单元稳定性。例如，具有较高beta比(3.5或更高)的单元将通过电阻分压器(resistive divider)保持数据的完整性。此外，对于更慢速的设计，当单元beta比处在1.2至1.8的范围内时，由于具有更高Vt值的更慢速器件使单元的操作速度降低，从而使单元干扰并不成为问题。
依据单元结构，这些器件可以是NMOS晶体管或PMOS晶体管。例如，在具有NMOS通过门和下拉器件的6晶体管SRAM中，增大下拉器件的沟道宽度，以增强下拉器件的导电性，从而提高SRAM单元的整体稳定性。
图1的图例图解了包括6个MOS(或FET)晶体管的6T SRAM单元的传统结构。参照图1，示出了SRAM单元10。所示SRAM单元10包括四个N沟道晶体管21A，21B，21C和21D。SRAM单元(10)还包括两个P沟道晶体管22A和22B。晶体管21A的源极与第一位线23相连，晶体管的栅极21A与字线26相连，以及晶体管21A的漏极与第一节点27相连，其中，第一节点27与晶体管21B的源极以及晶体管22A的漏极相连。晶体管21C的源极与第二位线24相连，晶体管21C的栅极与字线26相连，以及晶体管21C的漏极与第二节点28相连，其中，第二节点28与晶体管21D的源极以及晶体管22B的漏极相连。另外，晶体管22A和22B的源极与电压源25相连，且晶体管21B和21D的漏极与地29相连。此外，第一节点27与晶体管21D和22B的栅极相连，第二节点28与晶体管21B和22A的栅极相连，其中，将一个存储节点拉低(pull low)，而将另一存储节点拉高(pullhigh)。如上所述，尽管6T SRAM单元能够提供高速操作，并能够以低功率供电电压操作，然而6T SRAM单元占据了较大面积，这样，限制了存储单元的密度。
下表显示出在0.13μm级设计中beta比相对单元尺寸的表格化数据
尽管在快速切换环境中具有较高beta比(例如以上表1中所列的3.75)的SRAM阵列提供更好的噪声余量，但具有高beta比的SRAM阵列需要更大的预算(budget)区域，这不仅意味更高的成本，还意味使单元性能降低，如使写操作速度变慢，以及限制存储单元的密度。
此外，具有1.50 beta比的SRAM单元设置在SOI(绝缘层上覆硅(silicon on insulation))衬底上，无法正常工作。这是由于设置在SOI衬底上的SRAM单元对于浮动体效应(floating body effect)引起的额外干扰较为敏感。即使将设置在SOI衬底上的SRAM设计成具有例如约2.25的beta比，SOI SRAM稳定性仍然是临界的。已经确定浮动体效应大大降低了由器件尺寸限定的beta比。
换而言之，由于位线通常偏置于Vdd，传送器件的体电压易于上升并且与下拉器件相比导电性更强，这可导致使接地状态节点(“0”节点)切换逻辑状态，例如，从“0”的逻辑状态切换到“1”的逻辑状态。当前，解决方法仅仅是增大下拉器件的沟道宽度，以降低其阈值电压(Vt)。然而，这增大了SRAM单元尺寸，进而增大芯片的总体设计区域预算。
在图2中，示出了beta比为2(这确保体(bulk)衬底中SRAM的最小限度的单元稳定性)的传统单元。出于提高稳定性的考虑，需要使SOI衬底上的SRAM具有更高beta比，但也使SRAM阵列的尺寸增加，这增大了总体芯片布局的面积预算。
现参看图2，图2示出了传统6T SRAM布局，其中通过门的电压阈值为0.3V，beta值为2，单元尺寸为2.65um2，以及Ldesign为0.12um。另外，RX为活性硅，PC为多晶硅，NW为PFET P1和P2的n井(nwell)。P1和P2为上拉器件。N1和N2为下拉器件，即分别具有约0.36um和0.12um的W/L的NFET。此外，NL和NR为左和右通过门器件，即各自具有约0.18um和0.12um的W/L的NFET。
因此，需要提高芯片上的高速缓存容量，以扩展在诸如互连网，多媒体和通信的领域中的处理器性能，同时保持在总体芯片设计指定面积预算内，并增强SRAM的稳定性。
发明内容
本发明的示例性实施例包括用于设计提高了稳定性的高性能静态随机存取存储器(SRAM)的方法，以及用于通过减小SRAM单元尺寸并保持单元稳定性以降低芯片总体设计布局，从而设计高性能静态随机存取存储器(SRAM)的方法。
通常，本发明的示例性实施例提供了一种SRAM单元设计，包括具有比下拉器件更高的电压阈值的通过门器件。通过门器件的阈值电压通过具有临界掩模(critical mask)的离子注入来提高。这便于形成降低了布局面积的通过门器件，且因此降低SRAM布局的总体尺寸。该设计和方法的优点在于使读/写操作期间的存取干扰最小，并使SRAM单元尺寸降低。该设计和方法还提供了与传统6T SRAM单元同样尺寸的6T SRAM单元，同时增强总体单元稳定性。
根据本发明的示例性实施例，提供了一种静态随机存取存储器单元，包括第一和第二通过门晶体管；第一和第二存储节点，其中，第一通过门晶体管连接在第一位线和第一存储节点之间，其中第一通过门晶体管的栅极端子与字线相连，第二通过门晶体管连接在第二位线和第二存储节点之间，其中第二通过门晶体管的栅极端子与字线相连。
单元还包括第一上拉(pull-up)器件，连接在源电压和第一存储节点之间；第二上拉器件，连接在源电压和第二存储节点之间；第一下拉晶体管，连接在第一存储节点和地之间，其中，第一下拉晶体管的栅极端子与第二存储节点相连；和第二下拉晶体管，连接在第二存储节点和地之间，其中，第二下拉晶体管的栅极端子与第一存储节点相连，其中第一和第二通过门晶体管具有基本相同的第一阈值电压，且其中第一和第二下拉晶体管具有基本相同的第二阈值电压，且其中第一阈值电压大于第二阈值电压。
第一和第二阈值电压最好分别约为0.7V和0.3V。
存储器单元还可包括具有基本相同的第一沟道宽度的第一和第二通过门晶体管；和具有基本相同的第二沟道宽度的第一和第二下拉晶体管，且其中第二沟道宽度大于第一沟道宽度。存储器单元最好具有约为3.0的单元beta比。
存储器单元还可包括作为第一上拉晶体管的第一上拉器件和作为第二上拉晶体管的第二上拉器件，其中，第一上拉晶体管连接在源电压和第一存储节点之间，且其中第一上拉晶体管的栅极端子与第二存储节点相连，其中第二上拉晶体管连接在源电压和第二存储节点之间，且其中第二上拉晶体管的栅极端子与第一存储节点相连。
根据本发明的另一示例性实施例，上述存储器单元可具有第一沟道宽度基本相同的第一和第二通过门晶体管，和第二沟道宽度基本相同的第一和第二下拉晶体管，且其中第二沟道宽度与第一沟道宽度基本相同，单元beta比约为1。第一和第二阈值电压最好分别约为0.7V和0.3V。另外，存储器单元尺寸约为2.40um2。
根据本发明的另一示例性实施例，提供了一种6晶体管静态随机存取存储单元，包括第一和第二位线端子，第一和第二存储节点，字线，和连接在第一位线端子和第一存储节点之间的第一NFET存取晶体管，其中第一存取晶体管的栅极端子与字线相连。
上述6T SRAM还包括第二NFET存取晶体管，连接在第二位线端子和第二存储节点之间，其中第二存取晶体管的栅极端子与字线相连；第一PFET上拉晶体管，连接在电压源和第一存储节点之间，其中第一上拉晶体管的栅极端子与第二存储节点相连；第二PFET上拉晶体管，连接在电压源和第二存储节点之间，其中第二上拉晶体管的栅极端子与第一存储节点相连；第一NFET下拉晶体管，连接在第一存储节点和地之间，其中第一下拉晶体管的栅极端子与第二存储节点相连；和第二NFET下拉晶体管，连接在第二存储节点和地之间，其中第二下拉晶体管的栅极端子与第一存储节点相连。
此外，第一和第二存取晶体管可具有基本相同的第一阈值电压，第一和第二NFET下拉晶体管可具有基本相同的第二阈值电压，其中第二阈值电压大于第一阈值电压。
根据本发明的另一示例性实施例，提供了一种包括存储器阵列的存储器系统，该存储器阵列包括形成在半导体衬底上、按行和列排列的存储器单元的阵列，其中一行存储器单元共同与一条字线相连，且其中一列存储器单元共同与一个位线对相连。
另外，存储器系统具有控制器，用于生成地址和命令信号；和译码电路，用于将地址和命令信号译码，以对存储器阵列中的存储器单元进行存取，其中存储器阵列中的每个存储器单元包括6晶体管静态随机存取存储器(SRAM)单元，其中6晶体管SRAM可包括上述实施例中的任何特征。
图1表示6T SRAM单元的传统结构的示意图。
图2描述传统SRAM布局。
图3描述根据本发明实施例的SRAM布局。
图4表示根据本发明实施例的6T SRAM单元的示意图。
图5表示根据本发明实施例用于提供“半选”单元的SRAM单元噪声余量信息的“N曲线”图。
图6表示根据本发明实施例用于提供在后备期间单元噪声余量信息的“N曲线”图。
图7表示根据本发明实施例示出以双(dual)Vt布局提高电压余量的传统蝶形(butterfly)曲线图。
具体实施例方式
下面将参照附图更详细地描述本发明，在附图中示出了本发明的实施例。不过，本发明可以以不同形式实现，且不应将其局限于在此处所给出的实施例。更切确而言，给出这些实施例，以便于本领域技术人员清楚和彻底地理解本发明，以及彻底理解本发明的精神和范围。
本发明的示例性实施例提供了包括与下拉器件相比电压阈值更高的通过门器件的SRAM单元设计。通过门器件的阈值电压通过具有临界掩模的离子注入来增大。这便于形成布局面积减少的通过门器件，并因此减小SRAM布局的总体尺寸。该设计和方法的优点在于使读/写操作期间的存取干扰最小，并使SRAM单元尺寸降低。通过采用这种方法，可使SRAM单元的布局比现有传统方法缩减约15％或更多。
图3显示出根据本发明实施例所设计的6T SRAM布局。参照图3，图3所示6T SRAM布局在通过门器件中具有高Vt注入，beta比为1，单元尺寸为2.40um2，以及Ldesign为0.12um。另外，RX为活性硅，PC为多晶硅，NW为对于PFET P1和P2的n井。P1和P2为上拉器件。N1和N2为下拉器件，即分别具有约0.18um和0.12umW/L的NFET。此外，NL和NR为左和右通过门器件，即各自具有约0.18um和0.12um W/L的NFET。通过门器件NL和NR比下拉器件N1和N2具有更高的电压阈值(Vt)。优选地，通过门器件NL和NR的Vt约为0.6V，下拉器件N1和N2的Vt约为0.3V。
尽管上述实施例披露下拉器件(或负载器件)为PEFT，然而应该理解，本发明的实施例还可应用于其他类型的SRAM单元，如具有电阻负载的SRAM或具有TFT(薄膜晶体管)负载的SRAM。更具体而言，负载器件可为PN结二极管，二极管连接的场效应晶体管(FET)，电阻器，普通PMOS器件等。
将图2中所示传统6T SRAM布局与图3中根据本发明实施例的布局进行比较，图3所示6T SRAM的设计beta比为1，具有高得多的电气beta比。设计beta比为下拉器件的布局W/L与通过门器件的布局W/L之比，电气beta比为通过门器件的沟道电阻与下拉器件的沟道电阻之比。另外，将下拉器件的沟道宽度减半。换而言之，图3所示下拉器件的宽度约为0.18um，且SRAM单元的尺寸约为2.40um2。这相当于图3所示单元与图2所示传统单元相比有9.5％的面积节省。
图4表示根据本发明另一示例性实施例的6T SRAM单元的示意图。参照图4，所示SRAM单元40具有四个N沟道晶体管42A，42B，42C和42D。N沟道晶体管42A和42B分别为第一和第二通过门器件，N沟道晶体管42C和42D分别为第一和第二下拉器件。6T SRAM单元还包括两个P沟道晶体管44A和44B，它们分别为第一和第二上拉器件。第一和第二通过门器件42A和42B的Vt相同。第一和第二下拉器件42C和42D的Vt相同。此外，第一和第二通过门器件42A和42B的Vt比第一和第二下拉器件42C和42D的Vt大。优选地，通过门器件42A和42B的Vt约为0.7V，而下拉器件42C和42D的Vt约为0.3V。
另外，位线46和48分别与第一和第二通过门42A和42B相连。第一和第二通过门42A和42B分别与第一存储节点41和第二存储节点43相连。此外，第一和第二通过门均还具有与字线(未示出)相连的栅极。第一上拉器件44A与电压源Vdd和第一存储节点41相连。第二上拉器件44B与电压源Vdd和第二存储节点43相连。另外，第一和第二上拉器件具有栅极，其中第一上拉器件44A的栅极与第二存储节点43相连，第二上拉器件44B的栅极与第一存储节点41相连。第一和第二下拉器件42C和42D与公共地相连，且第一和第二下拉器件42C和42D具有栅极。第一下拉器件42C还与第一存储节点41相连，第一下拉器件42C的栅极与第二存储节点43相连。第二下拉器件42D还与第二存储节点43相连，第二下拉器件42D的栅极与第一存储节点41相连。
此外，单元稳定性可由下拉器件导电率与通过门器件导电率之比决定。通过降低通过门导电率，通过经由临界掩模步骤的离子注入增大通过门的Vt(电压阈值)，与增大下拉器件的W/L的传统方法相比，更加有效地增大了SRAM单元的容量。另外，使用任何传统深紫外(deep-UV)照射工具可实现高精确度的掩模对准。
通过增大通过门器件的Vt以使通过门器件的Vt大于6T SRAM单元内下拉器件的Vt，上述实施例保持节点的数据状态(例如，在零节点处的逻辑“0”)以及单元稳定性。换而言之，从外部源(例如，偏置Vdd的位线)流到零节点的泄漏电流小于通过下拉器件(例如，与地连接的NFET晶体管)自零节点得到的电流。
由于实际单元稳定性通过下拉器件导电率与通过门器件导电率之比来表示，通过以注入方式增大通过门器件的Vt(阈值电压)以及减小下拉器件的沟道宽度(如图2与图3的比较所示)，能够缩减传统SRAM单元的设计布局，而且不会影响SRAM单元的稳定性。
图5-7是通过使用诸如HSPICE的电路分析工具对以上实施例的设计进行电路仿真而获得的。
单元稳定性的特征可用“N曲线”表示。N曲线是当节点被强制从低于GND转变到高于VDD时有关节点电流的I-V曲线图。该N曲线提供SRAM单元的噪声余量信息。
图5表示根据本发明的实施例提供“半选”单元的SRAM噪声余量信息的“N曲线”。现在参看图5，在该示例中，将字线(WL)设置在VDD＝1.2V，也将未选BL(位线)设置在VDD＝1.2V的后备偏压。当将单元节点从GND强制变为VDD时，如果单元保持稳定，则电压源的电流将跨越零电流轴3次。虚线表示具有不同beta比的SRAM单元。实线表示具有不同注入的SRAM单元。电压噪声余量Vnm0由左截段(left intercept)10和中间截段(middle intercept)12之间的电压差来限定。电压噪声余量Vnm1由中间截段12和右截段(rightintercept)(未示出)的电压差来限定。电流噪声余量Inm0为第一截段10和中间截段12之间的峰值电流。电流噪声余量Inm1为中间截段12和右截段(未示出)之间的峰值电流。对于beta比为2.25的单元，Inm0约为100uA。这表示，在“半选”模式的电路操作期间，下拉NFET足够强至吸收流入到低节点的100uA的噪声电流泄漏的某些。
换而言之，如图1InmO部分所示的最大电流峰值是当单元受干扰时接地节点可吸收的最大电流。此外，如果泄漏电流超过最大电流，地将向上漂移并使存储节点的逻辑状态从“0”改变为“1”，从而改变存储器单元的总体状态。
由于上拉PFET保留相同的尺寸，Inm1对beta比相对不敏感。在体CMOS SRAM中，beta比为1.5的标准单元能够容忍在60uA的电压噪声余量Imn0下的向内泄漏。
由于通过门导电率对Vt比对W/L更敏感，噪声余量同样对通过门的Vt敏感。可从图5中看出，具有1.0的beta比且通过门Vt饱和(饱和时的阈值电压)为0.5V的单元同具有1.5的beta比且通过门Vt饱和为0.3V的单元一样稳定。Inm0主要取决于下拉器件的W/L，不过也与beta比成比例。提供沟道注入主要用于削减从位线到单元的电流泄漏。这样做的好处反映在如图6所示N曲线中更均衡的余量。此外，最差的余量为图6的Inm1区，即使通过更高beta比或通过门器件的更高Vt注入也无济于事，这是由于上拉晶体管PFET总是具有相同的最小尺寸，且对于所有beta比，对于向外电流泄漏的单元容许极限Inm1近似相同。
此外，从中间截段到右截段地，针对I在V上的积分，对单元稳定性更精确的测量将用于确定功率噪声余量(Pnm1)。换而言之，Pnm1表示承受从“1”状态到“0”状态干扰的单元稳定性。因此，具有较大Pnm1的单元是稳定的，即便单元的Inm1(或Vnm1)可能不是很大。
已经确定，通过门的Vt为0.7V且beta比为1的单元比beta比为3且通过门的Vt为0.3V的单元更稳定。此外，通过门的Vt为0.6V且beta为1的单元比beta为2.25且通过门的Vt为0.3V的单元更稳定。
此外，通过增大通过门阈值电压注入并保持较高的单元beta比(例如，3.0或更高)，提高了阵列存取期间的单元稳定性，尤其对于处在“半选模式”中的单元。
图6表示用于提供在后备期间SRAM单元的噪声余量信息的“N曲线”图。在后备期间，由于不存在从位线至单元的基极存取电流泄漏，单元噪声余量更大。当通过门关闭时，通过门阈值电压注入对稳定性不具有任何影响。现参看图6，Inm0由第一截段20和第二截段22之间的电压差来限定。当Inm0处在69至184uA的范围内时，Inm1约为22uA。beta比或沟道注入对如此微弱的22uA都不会起到任何作用。由于上拉PEFT总是具有同样的最小尺寸，对向外电流泄漏的单元容许极限Inm1对于所有beta比均大致相同。
图7表示根据本发明实施例示出的以双(dual)Vt布局提高电压余量的传统蝶形曲线图。参看图7，图7显示出在六个晶体管上具有Vt注入的不同组合的90nm节点CMOS技术的标准SRAM单元的蝶形曲线图。例如，“rpd”表示下拉器件的正常Vt，而“apd”表示下拉器件的可选Vt。可选Vt低于正常Vt约10％。同样，“rpg”和“apg”分别表示通过门器件的正常Vt和可选Vt。另外，“rpu”和“apu”分别表示上拉器件的正常Vt和可选Vt。
最稳定的SRAM单元为具有最大静态噪声余量(SNM)的单元。通过测量能够适合蝶形翼内部的最大方形的对角线来确定SNM。如图7所示，对应于apd，rpg和apu的SRAM单元1是最低稳定的，这是由于它具有最小的SNM或在其相对应的方形内具有最短的对角线。apd，apg和rpu的组合(在图7中未示出)将生成比单元1具有更小SNM的单元。图7所示的最稳定单元为对应于apd，rpg和apu的单元5，这是由于它具有最大SNM，或在其相对应的方形内具有最长的对角线。应该理解，在此所述的根据本发明实施例的6T SRAM单元可以在任何存储器系统体系结构中实现。例如，可实现本发明的存储器系统包括具有形成在半导体衬底上并按行和列排列的6T SRAM存储器单元的存储器阵列，其中，一行存储器单元共同与字线相连，一列存储器单元共同与位线对相连。存储器系统还包括用于产生地址和命令信号的控制器(例如，存储器控制器等)，这些信号用于执行存储器存取操作。此外，存储器系统包括用于将从控制器接收的地址和命令信号进行译码的译码电路(例如，字线地址和列地址译码器等)，以及用于存取存储器阵列中存储器单元的数据的电路(例如，传感放大器，字线驱动器等)。
尽管参照本发明的优选实施例具体给出和描述了本发明，然而本领域普通技术人员应该理解，在不偏离如后面权利要求定义的本发明精神和范围的条件下，对此可进行形式和细节方面的多种改变。
权利要求
1.一种静态随机存取存储器单元，包括第一和第二通过门晶体管；第一和第二存储节点，其中，第一通过门晶体管连接在第一位线和第一存储节点之间，其中第一通过门晶体管的栅极端子与字线相连，第二通过门晶体管连接在第二位线和第二存储节点之间，其中第二通过门晶体管的栅极端子与字线相连；第一上拉器件，连接在源电压和第一存储节点之间；第二上拉器件，连接在源电压和第二存储节点之间；第一下拉晶体管，连接在第一存储节点和地之间，其中，第一下拉晶体管的栅极端子与第二存储节点相连；和第二下拉晶体管，连接在第二存储节点和地之间，其中，第二下拉晶体管的栅极端子与第一存储节点相连；其中，第一和第二通过门晶体管具有基本相同的第一阈值电压，且其中第一和第二下拉晶体管具有基本相同的第二阈值电压，且其中第一阈值电压大于第二阈值电压。
2.根据权利要求1的存储器单元，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
3.根据权利要求1的存储器单元，其中，第一和第二通过门晶体管具有基本相同的第一沟道宽度，且其中第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中第二沟道宽度大于第一沟道宽度。
4.根据权利要求3的存储器单元，其中，存储器单元具有约为3.0的单元beta比。
5.根据权利要求1的存储器单元，其中，第一和第二通过门晶体管具有基本相同的第一沟道宽度，且其中第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中，第二沟道宽度与第一沟道宽度基本相同，并且单元beta比约为1。
6.根据权利要求5的存储器单元，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
7.根据权利要求6的存储器单元，其中，存储器单元尺寸约为2.40um2。
8.根据权利要求1的存储器单元，其中，第一上拉器件为第一上拉晶体管，第二上拉器件为第二上拉晶体管，其中，第一上拉晶体管的栅极端子与第二存储节点相连，第二上拉晶体管的栅极端子与第一存储节点相连。
9.一种6晶体管静态随机存取存储器单元，包括第一和第二位线端子；第一和第二存储节点；字线；第一NFET存取晶体管，连接在第一位线端子和第一存储节点之间，其中，第一存取晶体管的栅极端子与字线相连；第二NFET存取晶体管，连接在第二位线端子和第二存储节点之间，其中第二存取晶体管的栅极端子与字线相连；第一PFET上拉晶体管，连接在电压源和第一存储节点之间，其中，第一上拉晶体管的栅极端子与第二存储节点相连；第二PFET上拉晶体管，连接在电压源和第二存储节点之间，其中，第二上拉晶体管的栅极端子与第一存储节点相连；第一NFET下拉晶体管，连接在第一存储节点和地之间，其中，第一下拉晶体管的栅极端子与第二存储节点相连；和第二NFET下拉晶体管，连接在第二存储节点和地之间，其中，第二下拉晶体管的栅极端子与第一存储节点相连，其中，第一和第二存取晶体管具有基本相同的第一阈值电压，且其中第一和第二NFET下拉晶体管具有基本相同的第二阈值电压，其中第二阈值电压大于第一阈值电压。
10.根据权利要求9的存储器单元，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
11.根据权利要求9的存储器单元，其中，第一和第二存取晶体管具有基本相同的第一沟道宽度，且其中第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中第二沟道宽度大于第一沟道宽度。
12.根据权利要求11的存储器单元，其中，存储器单元具有约为3.0的单元beta比。
13.根据权利要求9的存储器单元，其中，第一和第二存取晶体管具有基本相同的第一沟道宽度，第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中，第二沟道宽度与第一沟道宽度基本相同，并且单元beta比约为1。
14.根据权利要求13的存储器单元，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
15.根据权利要求14的存储器单元，其中，存储器单元尺寸约为2.40um2。
16.一种存储器系统，包括存储器阵列，包括形成在半导体衬底上按行和列排列的存储器单元的阵列，其中，一行存储器单元共同与一条字线相连，且其中一列存储器单元共同与一位线对相连；控制器，用于生成地址和命令信号；和译码电路，用于将地址和命令信号译码以对存储器阵列中的存储器单元进行存取，其中存储器阵列中的每个存储器单元包括6晶体管静态随机存取存储器(SRAM)单元，所述6晶体管SRAM单元包括第一和第二位线端子；第一和第二存储节点；字线；第一NFET存取晶体管，连接在第一位线端子和第一存储节点之间，其中，第一存取晶体管的栅极端子与字线相连；第二NFET存取晶体管，连接在第二位线端子和第二存储节点之间，其中第二存取晶体管的栅极端子与字线相连；第一PFET上拉晶体管，连接在电压源和第一存储节点之间，其中，第一上拉晶体管的栅极端子与第二存储节点相连；第二PFET上拉晶体管，连接在电压源和第二存储节点之间，其中，第二上拉晶体管的栅极端子与第一存储节点相连；第一NFET下拉晶体管，连接在第一存储节点和地之间，其中，第一下拉晶体管的栅极端子与第二存储节点相连；和第二NFET下拉晶体管，连接在第二存储节点和地之间，其中，第二下拉晶体管的栅极端子与第一存储节点相连，其中，第一和第二存取晶体管具有基本相同的第一阈值电压，第一和第二NFET下拉晶体管具有基本相同的第二阈值电压，其中，第二阈值电压大于第一阈值电压。
17.根据权利要求16的存储器系统，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
18.根据权利要求16的存储器系统，其中，第一和第二存取晶体管具有基本相同的第一沟道宽度，第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中第二沟道宽度大于第一沟道宽度。
19.根据权利要求18的存储器系统，其中，存储器单元具有约为3.0的单元beta比。
20.根据权利要求16的存储器系统，其中，第一和第二存取晶体管具有基本相同的第一沟道宽度，且其中第一和第二下拉晶体管具有基本相同的第二沟道宽度，其中，第二沟道宽度与第一沟道宽度基本相同，并且单元beta比约为1。
21.根据权利要求20的存储器系统，其中，第一阈值电压约为0.7V，第二阈值电压约为0.3V。
22.根据权利要求21的存储器系统，其中，存储器单元尺寸约为2.40um2。
全文摘要
提供了用来设计具有更高稳定性和/或更小单元尺寸的6T SRAM单元的方法。6T SRAM单元具有一对存取晶体管(NFET)，一对上拉晶体管(PFET)，和一对下拉晶体管(NFET)，其中，存取晶体管比下拉晶体管具有更高的阈值电压，这使得SRAM单元在单元存取期间有效保持逻辑“0”，从而使单元的稳定性，尤其是“半选”期间单元的稳定性得到提高。此外，能够减小下拉晶体管的沟道宽度，从而在不影响存取期间单元稳定性的条件下减小高性能6晶体管SRAM单元的尺寸。进而，通过减小单元尺寸，还可减小芯片总体设计布局。
文档编号H01L21/70GK1604232SQ20041001182
公开日2005年4月6日 申请日期2004年9月22日 优先权日2003年10月3日
发明者陈远洪, 许履尘, 拉齐夫·V·约什, 黄志宽 申请人:国际商业机器公司