专利名称：保护对准标记的方法及以此方法形成的半导体元件的制作方法
技术领域：
本发明一般是关于半导体的制造方法，特别是关于一种在平面化工艺中防止对准标记受损的方法以及以此方法形成的半导体元件。
背景技术：
制造集成电路(integrated circuit, IC)的重点之一是在半导体构件的制造中将多个层(layer)互相对准(align)。也就是，将每一层精确地对准，以使得形成于其中的电路与设计相符并能距常地运作。然而，随着半导体元件的尺寸缩减，对准每一层的精确度是工艺中相当重要的关键。层与层的对准通常会搭配使用被称为步进器(st印per)的工具。通过步进器，可自装载于步进器的掩模(mask)或标线(reticle)将电路图案投影至半导体晶片上的膜层上。通常，已被图案化的晶片相对于掩模来放置或对准。利用先前工艺中已被界定于晶片上的对准标记(alignment mark)，可完成对准，且可执行随后的步骤，例如投影图案 (pattern)至半导体晶片上。图1绘示在衬底10中的对准标记区域11的上视图。主动区域13、对准标记区域 11及多个对准标记沟道(alignment mark trench) 12可覆盖在衬底10上。对准标记沟道 12可以任选的十字(cross)图案排列并形成于对准标记区域11中。此外，邻近的对准标记沟道12之间可界定出对准标记的平顶(flattop) 14。当晶片上形成更多层时，为了在中段的工艺中将晶片的表面构形(topography) 平面化，可使用全面性(global)平面化技术，例如化学机械抛光(chemical and mechanical polish, CMP)，化学机械抛光包括将表面化学刻蚀及/或机械抛光/抛光。 然而，化学机械抛光或其它平面化工艺，可能会损害晶片上的对准标记，而造成负载效应 (loading effect)，其将于图2a至2f讨论。请参照图加，提供衬底200，衬底200可为ρ型(p-type)或η型(n-type)。衬底 200可区分为主动区域(active area) 210及预定义的(predefined)对准标记区域211。 主动区域210上可用来形成电子元件特征；预定义的对准标记区域211则具有对准标记沟道207。对准标记沟道207可利用等离子体(plasma)刻蚀来形成。对准标记沟道207具有一所需深度，其与对准辐射波长(alignment radiation wavelength)的函数，例如λ/4有关。然后，在衬底200上长出薄氧化层201。接着，在氧化层201上形成氮化硅(Si3N4) 层 202。请参照图2b，通过光刻(photolithographic)图案化及刻蚀，在主动区域210形成图案化的氮化硅层208，以定义出浅沟道隔离(shallow trenchisolation，STI)区域220。请参照图2c，将氧化层230沉积在氮化硅层202及208上，以填满STI区域220， 形成STI特征221。请参照图2d，以刻蚀工艺将部份的氧化层230移除，留下对准标记沟道207上的氧化层231，之后，再进行平面化工艺。平面化可包括一残留物移除工艺，例如CMP工艺，通过碱性溶剂(basic solvent)、抛光粒及悬浮液(suspension fluid)混合所形成的抛光液 (slurry)湿润抛光垫来抛光晶片的表面，完成CMP工艺。CMP工艺可进行至到达终止层，例如氮化硅层202。请参照图加，然后将残留的氧化物231及氮化硅层202移除。接着，沉积多晶硅层 (polysilicon layer)240。请参照图2f，以STI氧化物221作为终止层，进行另一平面化工艺例如CMP时，由于氧化物221比多晶硅240坚硬很多，可能因而发生负载效应而损害对准标记。
发明内容
有鉴于此，本发明的主要目的在于提供一种在平面化(planarization)工艺中防止对准标记(alignment mark)受损的方法。此方法包括提供一衬底(substrate)，此衬底包括第一区域及第二区域，在第二区域的衬底中形成多个对准标记沟道(alignment mark trench)，在衬底上形成第一介电层，在第一介电层上形成第二介电层，移除在对准标记沟道上方的第二介电层，并在衬底的第一区域中形成一图案化的(patterned)区域，以形成一图案化的第二介电层，其中对准标记沟道及图案化的第二介电层界定出多个开口，且图案化的区域暴露出衬底的多个部分，通过暴露的部分刻蚀衬底，在图案化的第二介电层上形成一第三介电层，以图案化的第二介电层作为终止层(stop layer)，平面化第三介电层， 以在第一区域形成多个隔离特征(isolation feature)，并在第二区域的开口中形成残留的(residual)第三介电层。本发明的实施例可提供一种在平面化工艺中防止对准标记受损的方法。此方法包括提供一衬底，在衬底中形成多个对准标记沟道，在衬底上形成一第一介电层，在第一介电层上形成一第二介电层，图案化第二介电层，以暴露出相关于对准标记沟道的第一介电层， 以形成一图案化的第二介电层，其中对准标记沟道及图案化的第二介电层界定出多个开口，在图案化的第二介电层上形成一第三介电层，第三介电层填满开口，以图案化的第二介电层作为终止层，平面化第三介电层，在开口中形成残留的第三介电层。本发明的实施例可提供一种半导体元件。此半导体元件具有一结构。此结构用以在平面化工艺中保护对准标记，防止其受损。此半导体元件包括一衬底、多个隔离特征及多个对准标记。此衬底包括一第一区域及一第二区域，第一区域及第二区域彼此分隔。隔离特征位于第一区域上，以及多个对准标记位于第二区域上，其中对准标记及隔离特征在衬底之上彼此齐平。在随后的说明书的一部分中，将阐明本发明的额外的特征及优点，且说明书的此部分是很明显的，或可从实现本发明而得。通过权利要求中所特别指出的元素或组合的方式，将可实现或得到本发明的额外的特征及优点。可了解的是，上述的概略说明及下列的详细说明仅为示范性及解释性质，并不会对本发明的申请专利范围有所限制。
图1绘示为在衬底中的对准标记区域的上视图。
图加至2€绘示为现有半导体制造方法的剖面图，其中平面化工艺损害对准标记。图3a至3g绘示为根据本发明的实施例的保护对准标记的方法的剖面图。主要元件符号说明10、200、300 衬底11,211 对准标记区域13,210 主动区域12、207、307 对准标记沟道14 对准标记平顶201,230,231 氧化层202、208 氮化硅层220 浅沟道隔离区域221 =STI 氧化物M0:多晶硅层301 第一介电层302、312 第二介电层308:图案化的区域309:开口310 第一区域311 第二区域320 暴露部分321 =STI 特征330、332、3321、3322 第三介电层340、342:导体层
具体实施例方式下文特举实施例，并配合所附图式对本发明的实施例作详细说明如下。在可能之处，图式中相同的标号表示相同或类似的部件。图3a至3g绘示为本发明的实施例的保护对准标记的方法的剖面图。请参照图 3a，提供衬底300，衬底300可为ρ型(p-type)或η型(n-type)。衬底300可包括第一区域 310及一个或多个第二区域311，第一区域310上有元件特征(device feature)，而第二区域311具有对准标记沟道307。第一区域310及第二区域311可彼此分隔。此外，对准标记沟道307可通过图案化及刻蚀工艺或其它适用的工艺来形成。在75-纳米(nanometer，nm) 闪存(flash memory)工艺的实施例中，每一沟道307的深度约为1200埃(angstrom, Α)ο然后，通过例如是热氧化(thermal oxidation)工艺，在衬底300上形成第一介电层301。在一实施例中，第一介电层301可包括氧化硅，例如二氧化硅(SiO2)或氮氧化硅 (SiON)。此外，在75-纳米工艺的实施例中，第一介电层301的厚度可约为50至150埃。接着，通过沉积(exposition)工艺，在第一介电层301上形成第二介电层302。在一实施例中，第二介电层302可包括氮化硅(Si3N4)并其厚度约为1400至1800埃。请参照图3b，通过光刻(photolithographic)图案化及刻蚀工艺，可形成图案化的第二介电层312。图案化的第二介电层312可包括图案化的区域308，图案化的区域308 位于第一区域310，其暴露出衬底300的部分320。再者，在刻蚀工艺中，对准标记沟道307 上方的第二介电层312可被移除，以暴露出对准标记沟道307中的第一介电层301。因此， 第二区域311上的图案化的第二介电层312以及对准标记沟道307可界定出开口 309。接着，通过暴露的部分320刻蚀衬底300，来形成浅沟道隔离(shalIowtrench isolation, STI)特征。请参照图3c，在图案化的第二介电层312上形成第三介电层330，以在第一区域 310形成STI特征321。在本发明的一实施例中，第三介电层330可包括氧化硅或氮氧化硅， 且其厚度约为3000至4000埃。请参照图3d，以图案化的第二介电层312为终止层，透过第一平面化工艺，例如化学机械抛光(CMP)工艺，移除部分第三介电层330，保留开口 309中的第三介电层332。请参照图3e，可移除图3d中的图案化的第二介电层312。残留的第三介电层332 可因此作为对准标记。接着，请参照图3f，通过例如是沉积工艺，在第一介电层301、STI特征321及残留的第三介电层332上形成导体层340，例如是多晶硅层。在一实施例中，导体层340的厚度约为3000至4000埃。请参照图3g，以STI特征321或残留的第三介电层332至少其中之一作为终止层， 透过第二平面化工艺，例如CMP工艺，来形成图案化的导体层342。在第二平面化工艺之后， 残留的第三介电层332、STI特征321及图案化的导体层342在衬底300上彼此齐平。此外， 残留的第三介电层332可包括第一部份3321及第二部份3322，其中第一部份3321在衬底 300之中，第二部份3322在衬底300之上。本领域技术人员可了解的是，在不脱离本发明的广泛且深入的概念内，当可对实施例作些许的改变。可了解的是，因此，本发明不限于在此揭露的特定实施例，本发明意旨涵盖在不脱离权利要求范围所界定的本发明的精神和范围内的更动。此外，在描述本发明的示范性实施例时，实施方式以特定的步骤次序来说明本发明的方法或工艺。然而，该方法或工艺无须依循在此阐明的特定的步骤次序，该方法或工艺不应限于上述的特定的步骤次序。本领域技术人员可了解的是，其它步骤次序亦是合理的。 因此，在实施例中所阐明的特定的步骤次序不应被解释为权利要求范围上的限制。此外，针对本发明的方法或工艺的权利要求范围不应限于上述的步骤次序所达成的效果，本领域技术人员能够理解，在不脱离申请专本发明的精神和范围内，此次序是可改变的。
权利要求
1.一种在平面化工艺中防止对准标记受损的方法，其特征在于，该方法包括 提供一衬底，其包括一第一区域及一第二区域；形成多个沟道，该多个沟道自该第二区域的一表面延伸至该衬底中； 在该衬底上形成一第一介电层； 在该第一介电层上形成一第二介电层；移除该第一介电层及该第二介电层的多个部分以暴露出该衬底的该第一区域中的多个部分，并移除在该第二区域中的该多个沟道上方的该第二介电层，以形成一图案化的第二介电层，该第二区域中的该多个沟道及该图案化的第二介电层界定出多个开口 ； 通过该多个暴露的部分，刻蚀该衬底； 在该图案化的第二介电层上形成一第三介电层；以及以该图案化的第二介电层作为终止层，平面化该第三介电层，以在该第一区域形成多个隔离特征，并在该第二区域的该多个开口中形成残留的第三介电层，其中该残留的第三介电层包括一第一部份及一第二部份，该第一部份在该衬底之中，该第二部份在该衬底之上。
2.根据权利要求1所述的在平面化工艺中防止对准标记受损的方法，其特征在于，在平面化该第三介电层之后，更包括移除该图案化的第二介电层；在该多个隔离特征及该残留的第三介电层上形成导体层；以及以该多个隔离特征及该残留的第三介电层其中之一作为终止层，平面化该导体层。
3.根据权利要求2所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该多个隔离特征及该残留第三介电层的该第二部份彼此齐平。
4.根据权利要求1所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该第一介电层及该第三介电层分别包括氧化硅及氮氧化硅其中之一。
5.根据权利要求1所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该第二介电层包括氮化硅。
6.一种在平面化工艺中防止对准标记受损的方法，其特征在于，该方法包括 提供一衬底，该衬底包括一表面；形成多个沟道，该沟道自该表面延伸至该衬底中； 在该衬底上形成一第一介电层； 在该第一介电层上形成一第二介电层；移除该多个沟道上方的该第二介电层，以形成一图案化的第二介电层，该多个沟道及该图案化的第二介电层界定出多个开口 ；在该图案化的第二介电层上形成一第三介电层，该第三介电层填满该多个开口 ；以及以该图案化的第二介电层作为终止层，平面化该第三介电层，在该多个开口中形成残留的第三介电层，其中该残留的第三介电层包括一第一部份及一第二部份，该第一部份在该衬底之中，该第二部份在该衬底之上。
7.根据权利要求6所述的在平面化工艺中防止对准标记受损的方法，，其特征在于 移除该图案化的第二介电层；在该第一介电层及该残留的第三介电层上形成一导体层；以及以该残留的第三介电层以作为终止层，平面化该导体层。
8.根据权利要求6所述的在平面化工艺中防止对准标记受损的方法，其特征在于，图案化该第二介电层更包括移除在该多个沟道之上的一第二介电层；以及在该衬底的一主动区域上形成一图案化的区域，其中该图案化的区域暴露出该衬底的多个部分。
9.根据权利要求8所述的在平面化工艺中防止对准标记受损的方法，其特征在于，更包括通过该多个暴露的部分，刻蚀该衬底；以及在该图案化的第二介电层上形成该第三介电层以及平面化该第三介电层之后，形成多个隔离特征。
10.根据权利要求9所述的在平面化工艺中防止对准标记受损的方法，其特征在于，在平面化该第三介电层之后，更包括移除该图案化的第二介电层；在该多个隔离特征及该残留的第三介电层上形成一导体层；以及以该多个隔离特征及该残留第三介电层其中之一作为终止层，平面化该导体层。
11.根据权利要求9所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该多个隔离特征及该残留的第三介电层的该第二部分彼此齐平。
12.根据权利要求6所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该第一介电层及该第三介电层分别包括氧化硅及氮氧化硅之其一。
13.根据权利要求6所述的在平面化工艺中防止对准标记受损的方法，其特征在于，该第二介电层包括氮化硅。
14.一种半导体元件，具有一结构，用以在平面化工艺中保护对准标记，防止其受损，其特征在于，该半导体元件包括一衬底，包括一表面、一第一区域及一第二区域，该第一区域及该第二区域彼此分隔； 多个隔离特征，于该第一区域上；以及多个对准标记，于该第二区域上，其中每一对准标记包括一第一部份及一第二部份，该第一部份在该衬底之中，该第二部份在该衬底之上。
15.根据权利要求14所述的半导体元件，其特征在于，每一对准标记的该第二部分及该多个隔离特征彼此齐平。
16.根据权利要求14所述的半导体元件，其特征在于，该多个对准标记包括氧化硅及氮氧化硅其中之一。
17.根据权利要求14所述的半导体元件，其特征在于，该多个隔离特征包括氧化硅及氮氧化硅其中之一。
18.根据权利要求14所述的半导体元件，其特征在于，更包括一图案化的导体层，其与在该衬底上的该多个对准标记及该多个隔离特征彼此齐平。
全文摘要
本发明公开了一种在平面化工艺中防止对准标记受损的方法及以此方法形成的半导体元件。其中，在平面化工艺中防止对准标记受损的方法包括提供一衬底，在衬底中形成多个对准标记沟道，在衬底上形成第一介电层，在第一介电层上形成第二介电层，图案化第二介电层以暴露出相关于对准标记沟道的第一介电层，以形成一图案化的第二介电层，其中对准标记沟道及图案化的第二介电层界定出多个开口，在图案化的第二介电层上形成一第三介电层，且第三介电层填满开口，以及利用图案化的第二介电层作为终止层，将第三介电层平面化，在开口中形成残留的第三介电层。
文档编号H01L23/544GK102280367SQ201010198798
公开日2011年12月14日 申请日期2010年6月8日 优先权日2010年6月8日
发明者叶巧雯, 黄志豪 申请人:旺宏电子股份有限公司