半导体元件的制造方法
【专利摘要】本发明提供一种半导体元件的制造方法，包括以下步骤：提供基底，基底具有多个柱状物，且柱状物周围具有多个沟渠，每一柱状物的底部有掺杂区；在每一掺杂区下方形成绝缘层。本发明的半导体元件制造方法，可使垂直式晶体管阵列中各晶体管单元之间的绝缘效果良好。再者，通过配置遮蔽层，或者通过增加栅极与栅极间或源极与漏极间的距离，可以降低各晶体管单元之间的耦合效应。因此，晶体管单元的效能得以提升。
【专利说明】半导体元件的制造方法
【技术领域】
[0001]本发明是有关于一种电子元件的制造方法，且特别是有关于一种半导体元件的制造方法。
【背景技术】
[0002]为了提高集成电路的操作速度，符合消费者对于小型化电子装置的需求，半导体装置中的晶体管尺寸有持续缩小的趋势。然而，随着晶体管尺寸的缩小，晶体管的通道区长度也随之缩短，因此造成晶体管遭受严重的短通道效应(short channel effect)以及导通电流(on current)下降等问题。针对此问题,现有的一种解决方法是提高通道区中的掺杂浓度，然而，此种作法反而会造成漏电流增加，影响元件的可靠性。
[0003]因此，为了克服上述问题，近年来业界提出将水平方向的晶体管结构改为垂直方向的晶体管结构的方案，举例来说，将垂直式晶体管结构形成在基底的深沟渠中。或者，将垂直式晶体管结构制作在硅柱阵列的各个硅柱上。如此一来，可以提升集成电路的操作速度与集成度，且能避免短通道效应等问题。然而，目前一般的垂直式晶体管在结构设计与通道控制上仍有很大的改良空间，为此领域所积极研究的目标。
【发明内容】
[0004]本发明提供一种半导体元件的制造方法，可使垂直式晶体管阵列中各晶体管单元间的绝缘效果良好。
[0005]本发明提供一种半导体元件及其制造方法，可以降低垂直式晶体管阵列中各晶体管单元间的耦合效应。
[0006]本发明提出一种半导体元件的制造方法，包括下列步骤:首先，提供基底，上述基底具有多个柱状物，且柱状物周围具有多个沟渠；每一柱状物的底部有一掺杂区；在每一掺杂区下方形成一绝缘层。
[0007]在本发明的一实施例中，在形成绝缘层以前，移除上述沟渠底部的上述基底，以形成多个开口。
[0008]在本发明的一实施例中，绝缘层的形成方法包括进行氧化过程，使每一开口的侧壁氧化，而形成氧化层。
[0009]在本发明的一实施例中，上述氧化过程使相邻两个开口侧壁部分氧化，在每一掺杂区下方形成的氧化层彼此分离，从而使每一掺杂区的底部与基底部分接触。
[0010]在本发明的一实施例中，上述氧化过程使相邻两个开口侧壁氧化，在每一掺杂区下方形成的氧化层彼此连接，从而使每一掺杂区与基底通过上述氧化层分隔。
[0011 ] 在本发明的一实施例中，在形成绝缘层之前，在每一开口中形成填充层。
[0012]在本发明的一实施例中，填充层的形成方法为化学气相沉积法。
[0013]在本发明的一实施例中，在形成绝缘层之前，在沟渠的侧壁形成第一保护衬层，再在第一保护衬层上形成第二保护衬层。接着移除柱状物底部的侧壁上的部分第一保护衬层。
[0014]在本发明的一实施例中，在掺杂区处具有底切。
[0015]在本发明的一实施例中，在每一沟渠中形成遮蔽层。
[0016]在本发明的一实施例中，在每一遮蔽层上形成接触窗，使遮蔽层通过接触窗与外部电源电性连接。
[0017]在本发明的一实施例中，遮蔽层与基底电性连接。
[0018]本发明提出一种半导体元件的制造方法，包括下列步骤。首先，提供基底。基底具有多个柱状物，且柱状物周围具有多个沟渠。在沟渠中形成遮蔽层。
[0019]在本发明的一实施例中，遮蔽层的材料为导体层。
[0020]在本发明的一实施例中，导体层为掺杂多晶硅、掺杂磊晶硅或金属。
[0021]在本发明的一实施例中，上述沟渠包括多个第一方向沟渠与多个第二方向沟渠，且每一第一方向沟渠中的每一柱状物的侧壁还包括闸介电层与栅极。
[0022]在本发明的一实施例中，遮蔽层位于第一方向沟渠之中的相邻的两个栅极之间。
[0023]在本发明的一实施例中，遮蔽层位于第二方向沟渠之中。
[0024]在本发明的一实施例中，遮蔽层位于两个栅极之间的第一方向沟渠之中以及第二方向沟渠之中。
[0025]在本发明的一实施例中，遮蔽层的形成方法包括下列步骤。在每一柱状物的侧壁形成绝缘衬层。在基底上形成遮蔽材料层，以填入在绝缘衬层之间的沟渠中。
[0026]在本发明的一实施例中，对遮蔽材料层进行回蚀以形成遮蔽层，并在遮蔽层上形成顶盖层。
[0027]在本发明的一实施例中，在遮蔽层与基底之间形成掺杂接触区。
[0028]在本发明的一实施例中，在遮蔽层上形成接触窗，使遮蔽层通过接触窗与外部电源电性连接。
[0029]在本发明的一实施例中，遮蔽层与基底电性连接。
[0030]本发明提出一种半导体元件的制造方法，包括下列步骤。提供基底，基底具有多个柱状物，柱状物周围具有多个沟渠。移除每一柱状物的一部分，以形成底切。在每一底切中形成导体层。
[0031]在本发明的一实施例中，每一柱状物的底部有掺杂区，且底切位于掺杂区上方。
[0032]在本发明的一实施例中，每一柱状物的底部有掺杂区，且底切位于掺杂区处。
[0033]在本发明的一实施例中，在相邻两个导体层之间形成遮蔽层。
[0034]在本发明的一实施例中，在沟渠中形成遮蔽层。
[0035]在本发明的一实施例中，在遮蔽层上形成接触窗，使遮蔽层通过接触窗与外部电源电性连接。
[0036]在本发明的一实施例中，遮蔽层与基底电性连接。
[0037]本发明提出一种半导体元件，包括多个柱状物、掺杂区以及绝缘层。柱状物位于基底上，柱状物周围具有多个沟渠，每一柱状物的底部有掺杂区。绝缘层位于每一掺杂区下方。
[0038]在本发明的一实施例中，每一沟渠的下方的基底中具有开口。
[0039]在本发明的一实施例中，绝缘层包括氧化层，位于每一开口的侧壁。
[0040]在本发明的一实施例中，位于每一掺杂区下方的氧化层彼此分离，使每一掺杂区的底部与基底部分接触。
[0041]在本发明的一实施例中，位于每一掺杂区下方的氧化层彼此连接，使每一掺杂区与基底通过氧化层分隔。
[0042]在本发明的一实施例中，半导体元件还包括填充层，位于每一开口中。
[0043]在本发明的一实施例中，在每一掺杂区处具有底切。
[0044]在本发明的一实施例中，半导体元件还包括遮蔽层，位于沟渠之中。
[0045]在本发明的一实施例中，遮蔽层位于相邻的两个上述掺杂区之间。
[0046]在本发明的一实施例中，上述沟渠包括多个第一方向沟渠与多个第二方向沟渠，且每一第一方向沟渠中的每一柱状物的侧壁还包括闸介电层与栅极，其中遮蔽层位于第一方向沟渠中相邻的两个栅极之间。
[0047]在本发明的一实施例中，半导体兀件还包括接触窗，位于每一遮蔽层上，使遮蔽层通过接触窗与外部电源电性连接。
[0048]在本发明的一实施例中，遮蔽层与基底电性连接。
[0049]在本发明的一实施例中，遮蔽层的材料包括导体层。
[0050]在本发明的一实施例中，导体层包括掺杂多晶硅、掺杂磊晶硅或金属。
[0051]本发明提出一种半导体元件，包括多个柱状物与导体层。柱状物位于基底上，柱状物周围具有多个沟渠，每一柱状物具有底切。导体层位于每一底切之中。
[0052]在本发明的一实施例中，每一柱状物的底部有掺杂区，且底切位于掺杂区上方。
[0053]在本发明的一实施例中，每一柱状物的底部有掺杂区，且底切位于掺杂区处。
[0054]在本发明的一实施例中，半导体元件还包括遮蔽层，位于相邻两个导体层之间。
[0055]在本发明的一实施例中，半导体元件还包括遮蔽层，位于每一沟渠之中。
[0056]基于上述，本发明提供的半导体元件及其制造方法，可使垂直式晶体管阵列中各晶体管单元间的绝缘效果良好。本发明也提供的半导体元件及其制造方法，可以降低各晶体管单元间的耦合效应。
[0057]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0058]图1是根据本发明所示出的半导体元件立体示意图；
[0059]图2A至图2F是根据本发明第一实施例所示出的半导体元件制造流程剖面图；
[0060]图3A至图3D是根据本发明第二实施例所示出的半导体元件制造流程剖面图；
[0061]图4A至图4D是根据本发明第三实施例所示出的半导体元件制造流程剖面图；
[0062]图5A至图是根据本发明第四实施例所示出的半导体元件制造流程剖面图。
[0063]附图标记说明:
[0064]10:半导体元件；
[0065]20、100、200、300、400:基底；
[0066]22、102、202、302、402:柱状物；
[0067]24、104、204、304、404:沟渠；
[0068]26、27、106、206、306、406:掺杂区；
[0069]28、112a、112b、212、312:绝缘层；
[0070]30:位元线；
[0071]32:字元线；
[0072]107,407,409:底切；
[0073]108:保护衬层；
[0074]110、310:开口；
[0075]111:填充层；
[0076]113a、113b:氧化层；
[0077]114、214、314、324、414:顶盖层；
[0078]206a:顶部区域；
[0079]206b:剩余区域；
[0080]208a:第一保护衬层；
[0081]208b:第二保护衬层；
[0082]320:绝缘衬层；
[0083]303:栅极；
[0084]305:闸介电层；
[0085]322、323、325:遮蔽层；
[0086]326:掺杂接触区；
[0087]327、427:介电层；
[0088]428、429:导体层。
【具体实施方式】
[0089]图1是根据本发明所示出的半导体元件立体示意图。
[0090]请参照图1，根据本发明，半导体元件10包括基底20，基底20上形成有多个柱状物22，且柱状物22周围具有多个沟渠24。每一柱状物22的底部和顶部分别配置有掺杂区26和掺杂区27。在每一掺杂区26下方配置有绝缘层28。在图1所示出的实例中，绝缘层28将掺杂区26与基底20隔离，但本发明并不以此为限，关于此点，以下将有更详细地说明。此外，举例来说，可将每一柱状物22制作为垂直式晶体管，此时掺杂区26与掺杂区27可分别作为垂直式晶体管的源极或漏极。再者，半导体元件10还可包括多条位元线30(分别连接多个掺杂区26)、多条字元线32 (即每一垂直式晶体管的栅极)以及电性连接每一柱状物22的电容器(未示出)，从而构成动态随机存取存储器(DRAM)阵列。
[0091]接着，将以剖面图来说明本发明的半导体元件的制造方法。在以下描述中，主要以沿一特定方向的剖面线所示出的剖面图来描述本发明，具体地说，例如沿着图1的I1-1I切线所示出的剖面图。
[0092]图2A至图2F是根据本发明第一实施例所示出的半导体元件制造流程的剖面图。
[0093]请参照图2A，根据第一实施例，半导体元件的制造方法包括下列步骤。首先提供基底100。基底100例如为硅基底。基底100具有多个柱状物102。柱状物102例如是以干式蚀刻过程，沿着相互垂直的两个方向，在基底100中形成多个第一方向沟渠(例如图2A中示出的沟渠104)以及多个第二方向沟渠而形成。第一方向沟渠的延伸方向与第二方向沟渠的延伸方向不同。每一柱状物102的底部有一掺杂区106。掺杂区106例如是以离子植入法形成，且掺杂区106的导电型可与基底100相反。举例来说，若基底100为P型基底，则可植入η型掺杂，以形成掺杂区106 ;若基底100为η型基底，则可植入ρ型掺杂，以形成掺杂区106。再者，每一柱状物102的顶部可以具有顶盖层114。顶盖层114的材料与柱状物102的材料不同。顶盖层114的材料例如是氧化硅或是氮化硅。此外，在一实施例中，掺杂区106可具有底切(undercut) 107，其例如是以等向性蚀刻形成。底切107可增加相邻两个掺杂区106之间的距离，减少寄生电容。然而，本发明并不以此为限，在另一实施例中，掺杂区106也可以不具有底切107。
[0094]请参照图2B，在柱状物102以及掺杂区106的侧壁上可形成保护衬层108。保护衬层108可以是单一材料层或是多种不同的材料层堆叠而成的堆叠层。保护衬层108的材料例如为氧化物、氮化物或其组合，且其形成方法例如为化学气相沉积法。
[0095]请参照图2C，移除沟渠104底部的保护衬层108以及部分的基底100，以形成多个开口 110。移除保护衬层108以及部分基底100的方法可以采用非等向性蚀刻法，例如为干式蚀刻法。
[0096]请参照图2D，在第一实施例中，还可选择性在每一开口 110中形成填充层111，以提供较佳的支撑性，避免柱状物102折断。填充层111的形成方法例如是以次常压化学气相沉积法(sub-atmosphere chemical vapor deposit1n, SACVD)形成氧化层，然后，再进行回蚀刻，以留下开口 110中的氧化层。
[0097]请参照图2E以及图2F，在各掺杂区106下方形成绝缘层112a或绝缘层112b。绝缘层112a以及绝缘层112b例如是氧化层。绝缘层112a以及绝缘层112b的形成方法例如是进行氧化过程，使每一开口 110的侧壁氧化，以形成氧化层113a以及氧化层113b。此氧化过程也可能同时氧化每一开口 110的底部(即填充层111下方的部份基底100)。在图2E中，每一柱状物102下方的氧化层113a彼此分离，每一掺杂区106的底部与基底100部份接触。在图2F中，每一柱状物102下方的氧化层113b彼此连接，在此状况下，每一掺杂区106与基底100通过绝缘层112b分隔。
[0098]如图2E或图2F所示，在后续的半导体元件过程中，每一柱状物102均可形成晶体管单元。在现有的垂直式晶体管过程中，柱状物底部的掺杂区中的掺杂可能在后续热处理时往基底扩散，从而使晶体管单元与晶体管单元间发生短路(cell to cell short)。然而，根据本发明，由于掺杂区106与基底100间配置有绝缘层112a或绝缘层112b，可以提供各晶体管单元间的绝缘，因此，可以改善或避免各晶体管单元间产生短路现象。
[0099]图3A至图3D是根据本发明第二实施例所示出的半导体元件制造流程剖面图。
[0100]请参照图3A，根据第二实施例，半导体元件的制造方法包括以下步骤。提供基底200，基底200具有多个柱状物202。柱状物202周围具有多个沟渠204。掺杂区206位于每一柱状物202的底部。顶盖层214位于每一柱状物202的顶部。基底200、柱状物202、沟渠204、掺杂区206以及顶盖层214的材料与形成方法可与第一实施例中所述者相同，在此不再赘述。接着，在沟渠204的侧壁形成第一保护衬层208a，再在第一保护衬层208a上形成第二保护衬层208b。第一保护衬层208a与第二保护衬层208b的形成方法可与前述保护衬层108相同，但第一保护衬层208a与第二保护衬层208b的材料彼此不同。例如，第一保护衬层208a可为氮化物；而第二保护衬层208b可为氧化物。
[0101]请参照图3B，进行干蚀刻过程，以移除位于沟渠204底部的部份第一保护衬层208a与第二保护衬层208b。此干蚀刻过程同时也可能移除每一柱状物202顶部的第一保护衬层208a与第二保护衬层208b。
[0102]请参照图3C，进行蚀刻过程，以移除沟渠204侧壁上的部分第一保护衬层208a，在第二保护衬层208b与基底200之间形成间隙。此蚀刻过程例如为对第一保护衬层208a与第二保护衬层208b具有不同蚀刻速率的湿式蚀刻过程。
[0103]请参照图3D，进行氧化过程，以在掺杂区206和基底200之间形成绝缘层212。此时,掺杂区206的顶部区域206a (如图3C所示)的侧壁受到第一保护衬层208a的保护而并未氧化，掺杂区206的剩余区域206b (如图3C所示)经氧化而形成绝缘层212。
[0104]在前述过程中，以部分第一保护衬层208a来保护掺杂区206，从而可以避免在形成绝缘层212时，因为过度氧化而使掺杂区206完全消失的情形。
[0105]图4A至图4B是根据本发明第三实施例所示出的半导体元件制造流程剖面图。
[0106]请参照图4A，根据第三实施例，半导体元件的制造方法包括下列步骤。首先，提供基底300，其具有多个柱状物302，其中多个柱状物302周围具有多个沟渠304。此外，每一柱状物302底部可具有掺杂区306 ;每一柱状物302顶部可具有顶盖层314。柱状物302的表面上可配置有绝缘衬层320，各掺杂区306与基底300之间可配置有绝缘层312。基底300、柱状物302、沟渠304、掺杂区306、绝缘层312以及顶盖层314的材料与形成方法可与第一实施例中与其对应者类似；绝缘衬层320的形成方法例如可与第一实施例的保护衬层108相同,在此不再赘述。
[0107]以下将以绝缘层312隔离掺杂区306与基底300的结构(与图2F类似，但不具有图2F中的填充层111)描述本实施例，然而，本发明并不以此为限。
[0108]请参照图4B。在柱状物302之间形成遮蔽层322。遮蔽层322的形成方法例如是将遮蔽材料层填入绝缘衬层320之间的沟渠304中，再对遮蔽材料层进行回蚀过程。遮蔽材料层可为导体层，例如掺杂多晶硅、掺杂磊晶硅或金属(举例来说，导体层可为Ti或TiN)。遮蔽材料层可以化学气相沉积法或是磊晶法形成。
[0109]接着，在每一遮蔽层322上形成顶盖层324。顶盖层324的材料例如为氧化物，其例如是先以化学气相沉积法沉积一层氧化层，再进行化学机械研磨(CMP)使所述氧化层平坦化，随后进行退火而形成。
[0110]再者，每一遮蔽层322上还可以形成接触窗(未示出)，使遮蔽层322可通过接触窗与外部电源电性连接。接触窗的材料与形成方法可为本【技术领域】中具有通常知识者所知的任意材料与任意方法，在此不再赘述。
[0111]根据前述第三实施例的制作方法，遮蔽层322与基底300之间通过绝缘层312分离，但本发明并不以此为限。如图4C所示，在第三实施例的其他实施型中，也可先执行一蚀刻过程(例如干式蚀刻)，以在每一沟渠304的底部形成开口 310。然后，在基底300上形成位于绝缘衬层320之间的遮蔽层323，以与基底300电性连接。此外，在形成遮蔽层323以前，还可以先在开口 310底部形成掺杂接触区326，以降低基底300与遮蔽层323之间的片电阻。掺杂接触区326的形成方法例如是离子植入法。遮蔽层323、掺杂接触区326与基底300具有相同导电型的掺杂。而后再在掺杂接触区326上形成遮蔽层323与顶盖层324。
[0112]参照图1，本发明的半导体元件可具有多个第一方向沟渠和与其垂直的多个第二方向沟渠，例如，第一方向为平行于1-1切线的方向，而第二方向为平行于I1-1I切线的方向。在图4A至图4C的描述中，仅针对半导体元件沿一特定方向示出的剖面作说明。在此状况下，前述的沟渠304即为第一方向沟渠。也即，第三实施例仅说明了在半导体元件的第一方向沟渠中可填入遮蔽层，然而本发明并不此以为限。在本发明的其他实施例中，半导体元件的第二方向沟渠中也可填入遮蔽层，其剖面例如图4D所示。在图4D中，柱状物302的相对两侧均配置有栅极303和闸介电层305，而遮蔽层325配置在相邻的两个栅极303之间，且通过介电层327与栅极303之间电性绝缘。遮蔽层325的材料与形成方法可与遮蔽层322与遮蔽层323相同。此外，在遮蔽层325与基底300之间还可配置有掺杂接触层(未示出)。或者在遮蔽层325上也可配置有接触窗(未示出)或顶盖层(未示出)。此类结构与前述内容相似，在此不再赘述。
[0113]如图4B、图4C或图4D所示，在后续的半导体元件过程中，每一柱状物302均可形成一晶体管单元。由在晶体管单元的尺寸日渐缩小，因此晶体管单元的栅极与栅极间或源极与漏极间的耦合效应愈来愈大。根据本发明的制作方法，在栅极与栅极间或源极与漏极间可形成遮蔽层，降低相邻的晶体管单元间的耦合效应。此外，必要时，还可透过外部电源或掺杂接触层(其可与基极电源VBB电性连接)对遮蔽层施加电压，以抑制单元与单元间的漏电现象。
[0114]图5A与图5B为根据本发明第四实施例所示出的半导体元件制作流程剖面图，且图5A与图5B是沿着图1中的1-1切线所示出的剖面图
[0115]请参照图5A，根据第四实施例，半导体元件的制造方法包括下列步骤。提供基底400，基底400具有多个柱状物402，且柱状物402周围具有多个沟渠404。每一柱状物402的底部配置有掺杂区406。每一柱状物402的顶部可以具有顶盖层414。基底400、柱状物402、沟渠404、掺杂区406以及顶盖层414的材料与形成方法例如可与第一实施例中对应者相同，在此不再赘述。
[0116]请参照图5B，移除柱状物402的部分，以在掺杂区406上方形成底切407。接着，在每一底切407中形成介电层427与导体层428，介电层427与导体层428部分填满或完全填满每一底切407。在将每一柱状物402制作为晶体管的后续过程中，导体层428可作为晶体管的栅极。介电层427作为闸介电层，且可通过字元线连接各个栅极，例如图1中所示。
[0117]图5C与图为根据本发明第四实施例的另一实施型所示出的半导体元件制作流程剖面图。图5C与图是沿着与图1中的I1-1I切线所示出的剖面图。
[0118]请参照图5C。首先，提供基底400，基底400具有多个柱状物402，且柱状物402周围具有多个沟渠404。柱状物402的底部配置有掺杂区406。每一柱状物402的顶部可以具有顶盖层414。基底400、柱状物402、沟渠404、掺杂区406以及顶盖层414的材料与形成方法例如可与第一实施例中对应者相同，在此不再赘述。
[0119]请参照图移除柱状物402的部分，以在掺杂区406处形成底切409。接着，在每一底切409中形成导体层429。在将每一柱状物402制作为晶体管的后续过程中，导体层429可作为连接各晶体管的源极与漏极的位元线，例如图1中所示者。
[0120]此外，在相邻两个导体层428之间，以及相邻两个导体层429之间均可以第三实施例所述的方式形成遮蔽层，其相关细节在此不再详述。
[0121]如图5B或图所示，在后续的半导体元件过程中，每一柱状物402均可形成一晶体管单元。由在晶体管单元的尺寸日渐缩小，因此晶体管单元的栅极与栅极间或源极与漏极间的耦合效应愈来愈大。根据本发明的制作方法，由于在柱状物上形成了凹陷结构(底切407或底切409)，因此可以增加栅极与栅极间或源极与漏极间的距离，从而降低相邻的晶体管单元间的耦合效应。
[0122]综上所述，根据本发明的半导体元件制造方法，可使垂直式晶体管阵列中各晶体管单元之间的绝缘效果良好。再者，通过配置遮蔽层，或者通过增加栅极与栅极间或源极与漏极间的距离，可以降低各晶体管单元之间的耦合效应。因此，晶体管单元的效能得以提升。
[0123]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种半导体元件的制造方法，其特征在于，包括: 提供基底，上述基底具有多个柱状物，上述柱状物周围具有多个沟渠，每一上述柱状物的底部有掺杂区；以及 在每一上述掺杂区下方形成绝缘层。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括在形成上述绝缘层以前，移除上述沟渠底部的上述基底，以形成多个开口。
3.根据权利要求2所述的半导体元件的制造方法，其特征在于，上述绝缘层的形成方法包括进行氧化过程，使每一上述开口的侧壁氧化，以形成氧化层。
4.根据权利要求3所述的半导体元件的制造方法，其特征在于，上述氧化过程使相邻两个开口侧壁部分氧化，在每一上述掺杂区下方形成的上述氧化层彼此分离，使每一上述掺杂区的底部与上述基底部分接触。
5.根据权利要求3所述的半导体元件的制造方法，其特征在于，上述氧化过程使相邻两个开口侧壁氧化，在每一上述掺杂区下方形成的上述氧化层彼此连接，使每一上述掺杂区与上述基底通过上述氧化层分隔。
6.根据权利要求2所述的半导体元件的制造方法，其特征在于，在形成上述绝缘层之前，还包括在每一上述开口中形成填充层。
7.根据权利要 求6所述的半导体元件的制造方法，其特征在于，其中上述填充层的形成方法包括化学气相沉积法。
8.根据权利要求1所述的半导体元件的制造方法，其特征在于，在形成上述绝缘层之前还包括: 在上述沟渠的侧壁形成第一保护衬层； 在上述第一保护衬层上形成第二保护衬层；以及 移除上述柱状物底部的侧壁上的部分上述第一保护衬层。
9.根据权利要求1所述的半导体元件的制造方法，其特征在于，在每一上述掺杂区之处具有底切。
10.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括在每一沟渠之中形成遮蔽层。
11.根据权利要求10所述的半导体元件的制造方法，其特征在于，还包括在每一上述遮蔽层上形成接触窗，使上述遮蔽层通过上述接触窗与外部电源电性连接。
12.根据权利要求10所述的半导体元件的制造方法，其特征在于，上述遮蔽层与上述基底电性连接。
13.一种半导体元件的制造方法，其特征在于，包括: 提供基底，上述基底具有多个柱状物，上述柱状物周围具有多个沟渠；以及 在上述沟渠中形成遮蔽层。
14.根据权利要求13所述的半导体元件的制造方法，其特征在于，上述遮蔽层的材料包括导体层。
15.根据权利要求14所述的半导体元件的制造方法，其特征在于，上述导体层包括掺杂多晶娃、惨杂嘉晶娃或金属。
16.根据权利要求13所述的半导体元件的制造方法，其特征在于，上述沟渠包括多个第一方向沟渠与多个第二方向沟渠，且每一上述第一方向沟渠中的每一上述柱状物的侧壁还包括闸介电层与栅极。
17.根据权利要求16所述的半导体元件的制造方法，其特征在于，上述遮蔽层位于上述第一方向沟渠之中的相邻的两个上述栅极之间。
18.根据权利要求16所述的半导体元件的制造方法，其特征在于，上述遮蔽层位于上述第二方向沟渠之中。
19.根据权利要求16所述的半导体元件的制造方法，其特征在于，上述遮蔽层位于上述两个栅极之间的上述第一方向沟渠之中以及上述第二方向沟渠之中。
20.根据权利要求13所述的半导体元件的制造方法，其特征在于，上述遮蔽层的形成方法包括: 在每一上述柱状物的侧壁形成绝缘衬层；以及 在上述基底上形成遮蔽材料层，以填入在上述绝缘衬层之间的上述沟渠中。
21.根据权利要求20所述的半导体元件的制造方法，其特征在于，还包括回蚀上述遮蔽材料层，以形成上述遮蔽层；以及 在上述遮蔽层上形成顶盖层。
22.根据权利要求13所述的半导体元件的制造方法，其特征在于，还包括在上述遮蔽层与上述基底之间形成掺杂接触区。
23.根据权利要求13所述的半导体元件的制造方法，其特征在于，还包括在上述遮蔽层上形成接触窗，使上述遮蔽层通过上述接触窗与外部电源电性连接。
24.根据权利要求13所述的半导体元件的制造方法，其特征在于，上述遮蔽层与上述基底电性连接。
25.—种半导体元件的制造方法，其特征在于，包括: 提供基底，上述基底具有多个柱状物，上述柱状物周围具有多个沟渠； 移除每一上述柱状物的一部分，以形成底切；以及 在每一上述底切之中形成导体层。
26.根据权利要求25所述的半导体元件的制造方法，其特征在于，每一上述柱状物的底部有掺杂区，且上述底切位于上述掺杂区上方。
27.根据权利要求25所述的半导体元件的制造方法，其特征在于，每一上述柱状物的底部有掺杂区，且上述底切位于上述掺杂区处。
28.根据权利要求25所述的半导体元件的制造方法，其特征在于，还包括在相邻两个上述导体层之间形成遮蔽层。
29.根据权利要求25所述的半导体元件的制造方法，其特征在于，还包括在上述沟渠之中形成遮蔽层。
30.根据权利要求29所述的半导体元件的制造方法，其特征在于，还包括在上述遮蔽层上形成接触窗，使上述遮蔽层通过上述接触窗与外部电源电性连接。
31.根据权利要求29所述的半导体元件的制造方法，其特征在于，上述遮蔽层与上述基底电性连接。
32.—种半导体元件，其特征在于，包括: 多个柱状物在基底上，上述柱状物周围具有多个沟渠；掺杂区，位于每一上述柱状物的底部；以及 绝缘层，位于每一上述掺杂区下方。
33.根据权利要求32所述的半导体元件，其特征在于，每一所述沟渠的下方的上述基底中具有开口。
34.根据权利要求33所述的半导体元件，其特征在于，所述绝缘层包括氧化层，位于每一上述开口的侧壁。
35.根据权利要求34所述的半导体元件，其特征在于，位于每一上述掺杂区下方的上述氧化层彼此分离，使每一上述掺杂区的底部与上述基底部分接触。
36.根据权利要求34所述的半导体元件，其特征在于，位于每一上述掺杂区下方的上述氧化层彼此连接，使每一上述掺杂区与上述基底通过上述氧化层分隔。
37.根据权利要求33所述的半导体元件，其特征在于，还包括填充层，位于每一上述开口中。
38.根据权利要求32所述的半导体元件，其特征在于，在每一上述掺杂区之处具有底切。
39.根据权 利要求32所述的半导体元件，其特征在于，还包括遮蔽层，位于上述沟渠之中。
40.根据权利要求39所述的半导体元件，其特征在于，上述遮蔽层位于相邻的两个上述掺杂区之间。
41.根据权利要求39所述的半导体元件，其特征在于，上述沟渠包括多个第一方向沟渠与多个第二方向沟渠，且每一上述第一方向沟渠中的每一上述柱状物的侧壁还包括闸介电层与栅极，其中上述遮蔽层位于上述第一方向沟渠中相邻的两个栅极之间。
42.根据权利要求39所述的半导体元件，其特征在于，还包括在接触窗位于每一上述遮蔽层上，使上述遮蔽层通过上述接触窗与外部电源电性连接。
43.根据权利要求39所述的半导体元件，其特征在于，上述遮蔽层与上述基底电性连接。
44.根据权利要求39所述的半导体元件，其特征在于，上述遮蔽层的材料包括导体层。
45.根据权利要求44所述的半导体元件，其特征在于，上述导体层包括掺杂多晶硅、掺杂嘉晶娃或金属。
46.一种半导体元件，其特征在于，包括: 多个柱状物，位于基底上，上述柱状物周围具有多个沟渠，每一上述柱状物具有底切；以及 导体层，位于每一上述底切之中。
47.根据权利要求46所述的半导体元件，其特征在于，每一上述柱状物的底部有掺杂区，且上述底切位于上述掺杂区上方。
48.根据权利要求46所述的半导体元件，其特征在于，每一上述柱状物的底部有掺杂区，且上述底切位于上述掺杂区处。
49.根据权利要求46所述的半导体元件，其特征在于，还包括遮蔽层，位于相邻两个上述导体层之间。
50.根据权利要求46所述的半导体元件，其特征在于，还包括遮蔽层，位于上述沟渠之中。
【文档编号】H01L21/762GK104051320SQ201310198486
【公开日】2014年9月17日 申请日期:2013年5月24日 优先权日:2013年3月11日
【发明者】俞建安, 张原菘, 林义峰, 张锦标, 吴奇煌, 王文杰 申请人:南亚科技股份有限公司