集成半导体元件的制造方法及其结构的制作方法

专利名称：集成半导体元件的制造方法及其结构的制作方法
技术领域：
本发明是有关于一种集成半导体元件的制造方法及其结构，且特别是有关于一种 整合半导体工艺及微机电系统工艺的集成半导体元件的制造方法及其结构。
背景技术：
微机电系统麦克风的设计例如是揭露于美国专利案US 5，490，220中。麦克风的 讯号处理需要半导体零件形式的集成电路，而常用的微机电系统麦克风通常并入一般封装 件。因此，此种微机电系统麦克风具有混合的零件。另一种可能性为整合微机电系统麦克 风与集成电路零件于单一模块中。然而，在此情况下需要相当大的硅或半导体面积以制作 麦克风，且麦克风配置于或并入封装体的方法十分复杂。常用技艺中，麦克风是形成于一芯 片上，且集成电路零件是形成于另一芯片上。至少两芯片是封装于同一模块中。然而，具有 麦克风的模块需要相当大的硅或半导体面积，且此模块具有较大的尺寸或必须以复杂的方 式封装，因而增加成本且使得制造过程更为复杂。

发明内容
本发明是有关于一种集成半导体元件的制造方法，此方法整合了半导体工艺及微 机电系统工艺。半导体单元及微机电单元是通过同一工艺而形成于一芯片上。根据本发明提出一种集成半导体元件的制造方法。此装置包括下列步骤。提供具 有第一区域及第二区域的衬底，以及利用一工艺而于第一区域中形成半导体单元，并于第 二区域中形成微机电系统单元。根据本发明提出一种集成半导体元件，包括衬底、半导体单元及微机电系统单元。 衬底具有第一区域及第二区域。半导体单元是形成于第一区域。微机电系统单元是形成于 第二区域。半导体单元及微机电系统单元是于同一工艺中形成。为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式， 作详细说明如下。


图IA至图IG绘示依据本发明的第一实施例的集成半导体元件的制造方法；图2A至图2U绘示依据本发明的第二实施例的集成半导体元件的制造方法；图3绘示依据本发明的第二实施例的集成半导体元件的电路；图4A绘示依照由本发明的第二实施例衍生出的第一种集成半导体元件的剖面 图；图4B绘示图4A的集成半导体元件的电路；图5A绘示依照由本发明的第二实施例衍生出的第二种集成半导体元件的剖面 图；图5B绘示图5A的集成半导体元件的电路；
图6A绘示依照由本发明的第二实施例衍生出的第三种集成半导体元件的剖面 图；以及图6B绘示图6A的集成半导体元件的电路。主要元件符号说明102:硅层104 :P型外延层106、208:衬底110、210:第一区域112:第一部分114:第二部分116:第三部分120,220 第二区域132、134 :N 型势垒层136、138 :P 型势垒层142、144:N 型阱146:高压N型阱147、148:P 型阱152、154:场氧化层164:薄栅极氧化层166、168、180 多晶硅层172、174、176 :P 型体182、184 高掺杂N型阱186 第一金属层187 导孔188 第二金属层189 钝化层190,223 光刻胶层200,300,400 集成半导体元件205:护圈222:固有氧化层224 垫氧化层226 氧化层227,250a,279 光刻胶层227a、227b、278 开口228 沟道228a 牺牲氧化层229:凹槽230 栅极氧化层232、240、242、246、248、249 多晶硅层
244、,246 多晶硅层
246电容器
248偏压电阻器
250:P型体
252屏蔽
260高N型掺杂区域
270层间介电层
271、,273,275 光刻胶
270a 接触孔
272金属层
274保护层
277胶带
具体实施例方式本发明是关于一种集成半导体元件的制造方法。此制造方法包括下列步骤。首先， 提供具有第一区域及第二区域的衬底。接着，利用一工艺而于第一区域中形成半导体单元， 并于第二区域中形成微机电系统单元。此工艺整合了半导体工艺及微机电系统工艺。此外， 如后所述，此工艺在多个不同的方面改善了半导体单元及微机电系统单元的特性。第一实施例本发明的第一实施例提供一种集成半导体元件的制造方法。半导体元件例如 是单一芯片上具有N通道金属氧化物半导体(NMOS)、NPN双极性结晶体管(NPN bipolar junction transistor,NPN BJT)、横向扩散金属氧化物半导体(lateral depletion NMOS, LDNM0S)及麦克风的半导体元件。请参照图IA至图1G。图IA至图IG绘示依据本发明的 第一实施例的集成半导体元件的制造方法。首先，依照下列步骤提供一衬底(如图IB所 示的衬底106)。衬底106被分为两个区域第一区域110及第二区域120。至少一半导体 单元(例如是LDNM0S)是形成于第一区域110中，且至少一微机电系统单元(例如为麦克 风)是形成于第二区域120中。第一区域110具有第一部分112、第二部分114及第三部 分116。第三部分116是邻近于第二区域120。如图IA所示，提供一 P型掺杂硅层102。例 如是砷的N型掺杂物被注入且驱入硅层102中，用以分别于第一部分112及第二部分114 中形成N型势垒层(N-type barrier layers，NBL) 132及134。例如是硼的P型掺杂物被 注入且驱入硅层102中，用以于第一部分112及第二部分114间形成P型势垒层(P-type barrier layers，PBL) 136，于第二部分114及第三部分116间形成P型势垒层136，并于第 二区域120中形成多个分离的P型势垒层138。接着，如图IB所示，于硅层102上形成P型 外延层(印i layer) 104。N型掺杂物被注入于外延层104中，以于第一部分112中形成两 个N型阱142，于第二部分114中形成两个N型阱144，并于第三部分116中形成高压N型 阱(high voltage N well, HVNW)。P型掺杂物被注入于外延层104中，用以于N型势垒层 132及134上形成两个P型阱148，并于第一区域110中的P型势垒层136上形成两个P型 阱148。进行一驱入步骤以活化掺杂物，且掺杂物是于硅层102及外延层104中扩散，以形 成如图IB中所示的衬底106。衬底的第一区域110被分为三个部分112、114及116，且N通道金属氧化物半导体、NPN双极性结晶体管、横向扩散金属氧化物半导体将分别形成于其 中。由P型势垒层136定义的其余的第一区域110(亦即第一部分112及第二部分114间 的部分以及第二部分114及第三部分116间的部分)是用以分隔每一个半导体单元。微机 电系统单元将形成于衬底的第二区域120。此处的微机电系统单元即麦克风。然后，当覆盖具有相对应的图案的光刻胶(未绘示于图中)时，P型掺杂物被注入 于N型外延层104中。因此，P型阱147是形成于第一区域110中，如图IB所示。如此一 来增加了 P型阱中的掺杂物的浓度，进而防止冲压问题(punch problem)或调整半导体单 元的特性。之后，当覆盖相同的光刻胶时，进行场氧化(field oxidation)以于未覆盖的 衬底106上形成场氧化层152及154，如图IC所示。具体地来说，场氧化层152是形成于 高压N型阱146上以电性隔离，且场氧化层154是位于第二区域120中的外延层104上。 然后，厚栅极氧化层162是形成于高压N型阱146的暴露的表面上，其厚度例如是450埃 (angstroms)。薄栅极氧化层164是形成于P型阱147的暴露的表面上，其厚度例如是115 埃。不同半导体单元的栅极氧化层是依序形成，使其能具有各自的电性特性。于衬底上沉积多晶硅层(Polysilicon layer)，此多晶硅层亦即166/168。之后， 依据图案化的光刻胶层刻蚀多晶硅层166/168以作为半导体单元的栅极电极。硅化钨层较 佳地是沉积于多晶硅层166/168上，且整体厚度约为2700埃。图案化的多晶硅层166/168 是形成于第一区域112及第三区域116中，如图ID所示。在第三部分116中，多晶硅层166 是形成于厚栅极氧化层162及部分的场氧化层上，并作为横向扩散金属氧化物半导体中的 栅极电极。第一部分116中，多晶硅层168是形成于薄栅极电极层164上，并作为N通道金 属氧化物半导体的栅极电极之用。然后，当覆盖具有对应的图案的光刻胶(未绘示于图中)时，例如为硼的P型掺杂 物被注入于外延层104中。掺杂物试被光刻胶及多晶硅层166及168阻隔，但可穿透场氧 化层154与栅极氧化层162。通过以约45度的角度进行注入并水平地旋转整个元件，掺杂 物亦可注入于多晶硅层166下的衬底。依此，可在第一区域110中的P型势垒层136上形 成P型体(P_body)172，在高压N型阱146中形成P型体174，并在第二区域120中的P型 势垒层138上形成多个P型体176。由于P型体172/174/176及P型势垒层136/138中进 行了额外的注入，在P型体172/174/176及P型势垒层136/138中的P型掺杂体的浓度是 高于P型外延层104中的P型掺杂体的浓度。此处的P型掺杂体例如是硼。接着，由多晶硅形成的膜层被沉积于衬底106上。之后，图案化此多晶硅形成的膜 层，且多晶硅层180是形成于第二区域120中的图案化的场氧化层154及外延层104上。一 层高温氧化物(未绘示于图中)是较佳地于多晶硅层180之前形成。高温氧化物的厚度约 为370埃，且多晶硅层的厚度约为1800埃。接着进行半导体的制造。如图IF所示，依序进行一连串的步骤。此些步骤例如包 括下列步骤注入N型掺杂物以形成高掺杂N型阱182，且高掺杂N型阱182是作为N通道 金属氧化物半导体或高压N型阱的源极/漏极区域；注入P型掺杂物以形成高掺杂N型阱 184 ；刻蚀接触孔并形成接点185 ；沉积第一金属层186 ；刻蚀通孔并形成导孔187 ；沉积第 二金属层188并沉积钝化层(passivation layer) 189。至此已分别于第一部分112、第二 部分114及第三部分116中形成N通道金属氧化物半导体、NPN双极性结晶体管及横向扩散 金属氧化物半导体。此外，与麦克风接触的电极188a及184a亦于半导体工艺中形成。之后，图案化钝化层189，藉以形成测试窗并暴露第二区域120。图案化钝化层189的步骤是 半导体工艺的常用步骤。暴露第二区域120则是为了进行后续的微机电系统的工艺。进行晶背抛光(wafer backside grinding)以移除部分的硅层102。形成图案化 的光刻胶层190以暴露衬底106的第二区域120的背面，如图IG所示。之后，以刻蚀剂刻 蚀衬底106，且刻蚀剂对于低浓度的P型掺杂物及高浓度的P型掺杂物的硅层具有选择性。 刻蚀剂较佳地为氢氧化钾，其对于硅层102及外延层104的刻蚀率远大于对于P型势垒层 138及P型体176的刻蚀率。接着，进一步刻蚀场氧化层154及高温氧化物，且刻蚀剂较佳 地为缓冲氧化刻蚀液(buffer oxide etching solution，BOE)。缓冲氧化刻蚀液包括氢氟 酸、过氧化氢及去离子水。因此，多晶硅层180具有固定的末端及震动的功能，以作为微机 电系统单元的隔膜。当移除光刻胶层190之后即完成依据本发明的第一实施例的集成半导 体装置。上述的方法将微机电系统工艺整合至高压工艺(亦即一种半导体制造)。其中部 分步骤为高压工艺的步骤，且此些步骤亦用以形成微机电系统单元。举例来说，用以隔离且 形成于半导体单元(亦即N通道金属氧化物半导体、NPN双极性结晶体管及横向扩散金属 氧化物半导体)间的P型势垒层136与P型体172以及高压N型阱中的P型体174是利用 高压工艺中的步骤而形成。此外，在此注入步骤中，P型势垒层138及P型体176被同时形 成并作为麦克风中的音孔。用以隔离的场氧化层152是利用半导体制造的步骤而形成，且 麦克风中的场氧化层154是于将隔膜(亦即多晶硅层180)成形时同时形成。依此，仅于高 压工艺中添加一额外的光刻胶层190即可整合两个工艺。第二实施例本发明的第二实施例是提供一种集成半导体元件的制造方法。此处的集成半导 体元件例如是单一芯片上的前置放大器与麦克风。本实施例中，前置放大器是较佳地为沟 道式功率金属氧化半导体场效晶体管(powerMetal-Oxide-Semiconductor Field-Effect Transistor,power M0SFET)。请参照图2A至图2U。图2A至图2U绘示依据本发明的第二 实施例的集成半导体元件的制造方法。首先，提供包括氧化层202的衬底208、形成于氧化 层202上的N型硅层204及形成于N型硅层204上的N型外延层206。衬底208被分为两 个区域第一区域210及第二区域220。至少一个半导体单元(例如是前置放大器)是形 成于第一区域210。至少一个微机电单元(例如是麦克风)是形成于第二区域220。然后， 沉积约为7000埃的固有氧化层(initial oxide layer) 222于衬底208上。接着，根据光 刻胶层223刻蚀固有氧化层222，如图2A所示。请参照图2B，约为300埃的垫氧化层(pad oxide layer) 224是形成于衬底208上。 形成于第一区域210中的垫氧化层224是较第二区域220中的固有氧化层222薄。接着，图 案化的光刻胶层225被形成于氧化层222及224上，且图案化的光刻胶层225具有两个开 口，用以暴露第一区域210中的垫氧化层224的表面。例如是硼的P型掺杂物系穿过垫氧化 层224而注入于衬底208中，且护圈(guard ring) 205是形成于半导体单元的边缘以预防崩 溃。P型掺杂物较佳地为硼，注入能量约为90keV，且注入剂量较佳地约为1.5X1013atomS/ cm2。进行驱入步骤，亦即以1150°C的温度加热20分钟，且护圈中的掺杂物是横向及向下扩 散，如图2C所示。另一个约为6000埃的四乙硅酸氧化层(TE0S oxide layer)是通过低压化学气相沉积法(low pressure chemical vapor deposition, LPCVD)而沉积于固有氧化层 222 及垫氧化层224上。如图2C所示，由于是由氧化物所形成，被合并的氧化层被标示为标号 226。具有两组开口 227a及227b的图案化的光刻胶层227是形成于氧化层226上。光刻 胶层227的一组开口 227a暴露第一区域210中的垫氧化层224的表面，且另一组开口 227b 暴露第二区域220中的氧化层226。根据图案化的光刻胶层227而刻蚀氧化层226，直到第 一区域210中的衬底208暴露于残留氧化层226外，如图2C所示。由于第一区域210中的 氧化层226较第二区域220中的氧化层226薄，因此，第二区域220中的氧化层226并不会 被移除及暴露衬底208的表面。如图2D所示，移除光刻胶层227。当暴露的衬底208被氧化层226所遮蔽时，暴 露的衬底208进一步被刻蚀。氧化层226亦于刻蚀的步骤中减少。此步骤于第一区域210 中形成多个沟道(trench) 228，并使得第二区域220中的氧化层226具有凹槽的形状。沟道 228的深度约为1. 7至2.2 μ m。进行预牺牲氧化清洁(pre-sacrificed oxidation clean)及牺牲氧化 (sacrificed oxidation)的步骤。以1150°C的温度加热装置30分钟。牺牲氧化层228a 是形成于沟道228中，如图2E所示。之后，以缓冲氧化刻蚀液(Buffered Oxide Etching, B0E)移除牺牲氧化层228a及氧化层226。于刻蚀步骤之后，氧化层226变得更薄，且沟道 228的角落变圆，如图2F所示。接着，如图2G所示，通过以1000°C的温度加热87分钟而进行栅极氧化。栅极氧化 层230是形成于沟道228中并形成于衬底208上。栅极氧化层230的厚度约为700埃。然 后，沉积并图案化约为7000埃的多晶硅层232(临场掺杂磷离子)，使得掺杂多晶硅层232 位于沟道228中且于栅极氧化层230上，作为半导体单元的栅极电极之用。约为7000埃的多晶硅层240被沉积于衬底208及残留氧化层226上，并于之后 由例如为硼的P型掺杂物所注入，如图2H所示。注入能量约为30keV，且注入剂量约为 7. 5X1014atOmS/Cm2。接着，将多晶硅层240图案化，以作为半导体单元及微机电系统单元 的不同元件。其中，多晶硅层242是作为电性连接至栅极电极232的导体，多晶硅层244是 作为二极管对(diode pairs)的主体，多晶硅层246是作为麦克风的隔膜(diaphragm)，多 晶硅层248是作为用以施加偏压的输入串联电阻器(input series resistor，Rg)，多晶硅 层249是作为前置放大器的负载电阻器(loading resistor, Rd)。显然的，此步骤整合了 半导体工艺及微机电系统工艺。如图2J所示，注入P型掺杂体于被图案化光刻胶层250a覆盖的衬底208中，并于 沟道228间形成P型体250。注入能量约为IOOKeV,且注入剂量约为9 X 1012atomS/Cm2。然 后，进行例如是以1050°C的温度加热60分钟的驱入步骤。P型体250的P型掺杂物是于衬 底208中向下扩散，且多晶硅层246的压力亦可于驱入步骤之后释放。驱入步骤是半导体 工艺的常用步骤，此步骤亦改善了麦克风的隔膜。以氢氟酸浸润的方式移除于驱入步骤中产生的氧化层。之后，当以图案化的屏 蔽252覆盖时，例如是砷的N型掺杂物被注入于衬底208及P型体250中。注入能量约为 60KeV，且注入剂量约为8X1015atomS/Cm2。依此而形成作为半导体的源极区域之用的高N 型掺杂区域260。N型掺杂物亦注入于部分的P型掺杂多晶硅层244，用以定义二极管。此 外，N型掺杂物被选择性地注入于P型多晶硅层248或249中，用以调整电阻器。本实施例中，N型掺杂物被注入于多晶硅层248中，但未注入于多晶硅层249中。负载电阻器(Rd) 249 的薄膜电阻较偏压电阻器(Rg) 248的薄膜电阻大。当分别通过改变屏蔽252及注入而改变 电阻器及二极管的掺杂物浓度时，这两个电阻器Rd及Rg的电阻与电极体的电阻是不同，使 得半导体单元及微机电系统对应地符合。接着，移除图案化的光刻胶层252，并进行例如是以950°C的温度加热80分钟的驱 入步骤。请参照图2M，层间介电层270(interlayer dielectric)是形成于衬底208上。当 覆盖图案化的光刻胶271时，刻蚀层间介电层270，并同时刻蚀栅极氧化层230。许多接触 孔270a是形成于层间介电层270上，用以暴露掺杂的多晶硅层242/264/246/248/249及P 型体250的表面，如图2M所示。当移除图案化的光刻胶271之后，例如是二氟化硼的P型 掺杂物被注入于暴露的P型体250中，特别是介于高N型掺杂区域260间的区域。注入能 量约为50keV，且注入剂量较佳地约为1. 5X1015atoms/cm2o进行例如是以1000°C的温度加 热30秒的快速退火(r apid thermal annealing，RTA)，用以活化掺杂物。之后，依序进行 清洗及回焊的步骤，使得层间介电层270的角落变圆，进而使得将金属填入接触孔270a的 步骤得以更容易地进行。接着，以缓冲氧化刻蚀剂刻蚀由回焊的步骤产生的氧化层。之后，溅射钛/氮化钛 层(未绘示于图中)，以作为势垒层之用。钛/氮化钛层是沿着层间介电层270、掺杂的多晶 硅层242/264/246/248/249及P型体250的表面而形成。然后，进行后金属快速热处理程 序(post-metal rapid thermalprocess)，例如是以600°C的温度加热30秒。请参照图2N， 溅射例如是铝及铜的金属层272，且接触孔是以金属层272填充且形成于层间介电层270的 表面上。金属层272的厚度较佳地为3 μ m。如图20所示，当覆盖图案化的光刻胶273时刻 蚀金属层272，以于单元中形成多个导线及连接。当屏蔽273的图案改变时，集成元件(如 图2U中的标号200)的布局将会不同，如本发明其它实施例所述。另一方面，金属层272亦 可作为麦克风的背板。由于其厚度的关系，金属层272可提供麦克风足够的支撑。保护层274是形成于图案化的金属层270上，且以400至450°C的温度加热30分 钟。此处的保护层274较佳地包括等离子体增强氧化物(plasma-enhanced oxide，PE0X)、 次大气压未掺杂硅玻璃(sub-atomphereundoped silicon glass, SAUSG)及等离子体增强 氮化硅(plasma enhancedsilicon nitride，PESIN)。当以图案化的光刻胶275遮蔽时对 保护层274进行干法刻蚀，用以定义垫开口区(pad open region)。当露出金属层272时 即停止刻蚀的步骤。需注意的是，由于位于金属层的暴露开口下的部分层间介电层270并 未被光刻胶层275或金属层272所遮蔽，仅有部分的层间介电层270被刻蚀，如图2Q所示。 之后，进一步进行湿法刻蚀以移除叠层于N型掺杂多晶硅层246上的层间介电层270，如图 2R所示。N型掺杂多晶硅层246被作为麦克风的隔膜。此步骤使得麦克风的隔膜被部分地 释放。进行晶圆允收测试(wafer acceptance test,WAT)以检查元件的电性特性。集成 半导体元件200的前侧是被蓝色胶带277所覆盖，如图2S所示。抛光半导体元件200的背 面以移除部分的衬底208，并接着抛光半导体元件200的背面。之后，对抛光半导体元件200 的背面进行湿法刻蚀并加以清洗，以释放衬底208的压力。然后，如图2S所示，以图案化光 刻胶层279覆盖衬底208的背面，并通过感应耦合等离子体(induced couple plasma, I CP) 刻蚀衬底208的背面。刻蚀的衬底208具有开口 278，以暴露氧化层226。以反应性离子刻蚀法(reactive ion etch，RIE)进一步刻蚀暴露的氧化层226，直到露出多晶硅层246。如 图2T所示，作为麦克风的隔膜的多晶硅层246是于两端固定但于中间释放，使得多晶硅层 246得以振动。需注意的是，氧化层226(请参照图2D)的凹槽229使得多晶硅层246具有 其形状。因此，当隔膜振动时，隔膜能具有良好的稳定性。由于氧化层的凹槽229能于形成 硅沟道228时同时形成，因而不需要另外进行多晶硅层246的塑形的步骤。多晶硅层246 的塑形是半导体工艺的常用步骤。当移除图案化的光刻胶层279之后即完成集成半导体元件200，如图2U所示。图 3绘示依据本发明的第二实施例的集成半导体元件的电路。请参照图2U及图3，半导体元 件，亦即金属氧化半导体场效晶体管，是共同源极前置放大器。电容器(Cl) 246是并联于麦 克风的偏压电阻器(Rg) 248。多个金属氧化半导体场效晶体管是彼此并联，其源极区域是电 性连接，且漏极区域亦电性连接，进而增加通道宽度并改善放大效果。集成半导体元件的电路布局随着金属层272的图案及金属层272间的导线而不 同。当金属层272的图案及零件间的电性连接改变时，元件的电路布局亦对应地改变。因 此，以上所揭露的方法可应用至不同的半导体元件。以下叙述至少三种集成半导体元件的 电路。请参照图4A及图4B。图4A绘示依照由本发明的第二实施例衍生出的第一种集成半 导体元件的剖面图。图4B绘示图4A的集成半导体元件的电路。除了电容器(C2)与电阻 器(Rg)间的电性连接之外，集成半导体元件300具有与集成半导体元件200相似的结构。 金属氧化半导体场效晶体管亦为共同源极前置放大器，但电容器(C2)是与麦克风的偏压 电阻器(Rg)串联。请参照图5A及图5B。图5A绘示依照由本发明的第二实施例衍生出的第二种 集成半导体元件的剖面图。图5B绘示图5A的集成半导体元件的电路。除了金属层272 的图案及保护层274之外，集成半导体元件400具有与集成半导体元件200相似的结 构。此例子中，金属氧化半导体场效晶体管是源极随耦器前置放大器(source follower pre-amplifier)0电容器(Cl)亦与麦克风的偏压电阻器(Rg)并联。请参照图6A及图6B。图6A绘示依照由本发明的第二实施例衍生出的第三种集 成半导体元件的剖面图。图6B绘示图6A的集成半导体元件的电路。除了电容器(C2)与 电阻器(Rg)间的电性连接之外，集成半导体元件500具有与集成半导体元件400相似的结 构。金属氧化半导体场效晶体管是共同源极前置放大器，但电容器(C2)亦与麦克风的偏压 电阻器(Rg)串联。上述方法整合微机电系统工艺至半导体工艺中。部分步骤为半导体工艺的常用步 骤，且此些步骤是用以形成微机电系统单元或改善了微机电系统单元的功能。举例来说，形 成硅沟道228是半导体工艺的常用步骤。此步骤使多晶硅层246 (请参照图2T的标号246) 的凹槽229得以成形，且多晶硅层246是形成于凹槽上并作为麦克风的隔膜。此形状使得 隔膜于振动时能维持稳定。形成用以连接的金属层272的步骤是半导体工艺的常用步骤。 此步骤亦用以形成微机电单元的背板。依此，半导体工艺及微机电系统工艺能依上述方式 而整合，且半导体单元及微机电系统单元可由同一工艺而形成于单一芯片之上。综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本 发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更 动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。
权利要求
一种集成半导体元件的制造方法，其特征在于，该方法包括提供具有一第一区域及一第二区域的一衬底；于该第一区域及该第二区域的间形成多个势垒层；于该第一区域中形成一半导体单元，并于该第二区域中形成一微机电系统单元；以及以该多个势垒层连接该第一区域中的该半导体单元与该第二区域中的该微机电系统单元。
2.根据权利要求1所述的方法，其特征在于，更包括一高压工艺被整合至一微机电系 统工艺。
3.根据权利要求1所述的方法，其特征在于，该衬底的该第一区域具有一第一部分、 一第二部分以及一第三部分，该第三部分是邻近于该第二区域，且提供该衬底的该步骤包 括提供一 P型掺杂硅层；注入多个P型掺杂物，以于该第二部分及该第三部分之间形成P型势垒层，并于该第二 区域中形成多个分离的P型势垒层；于该硅层上形成一 P型外延层；注入多个N型掺杂物于该外延层中，以于该第三部分中形成一高压N型阱，且注入多个 P型掺杂物于该外延层中，以于该第一区域中的P型势垒层上形成一 P型阱。
4.根据权利要求3所述的方法，其特征在于，形成该半导体单元及该微机电系统单元 的该步骤包括于该第二区域中的该高压N型阱及该外延层上分别形成至少两个场氧化层。
5.根据权利要求3所述的方法，其特征在于，形成该半导体元件及该微机电系统元件 的该步骤更包括注入多个P型掺杂物于该外延层中，以于该P型势垒层上形成一第一 P型体，于该高压 N型阱中形成一第二 P型体，并于该第二区域中的该P型势垒层上形成多个P型体。
6.根据权利要求4所述的方法，其特征在于，形成该半导体单元及该微机电单元的该 步骤更包括于该第二区域中的图案化的该场氧化层及该外延层上形成一多晶硅层；形成一图案化的光刻胶以暴露该衬底的该第二区域的背面；以刻蚀剂刻蚀该衬底，该刻蚀剂对于低浓度的P型掺杂物及高浓度的P型掺杂物具有 选择性；以及刻蚀该场氧化层，使得该多晶硅层作为该微机电系统单元的一隔膜之用。
7.根据权利要求1所述的方法，其特征在于，该衬底包括一氧化层、一N型硅层及一 N 型外延层。
8.根据权利要求7所述的方法，其特征在于，形成该半导体单元及该微机电系统的该 步骤更包括于该衬底上形成一氧化层，该第一区域中的该氧化层是薄于该第二区域中的该氧化层；于该氧化层上形成一图案化的光刻胶层，该图案化的光刻胶层具有至少两个开口，用 以分别暴露该第一区域及该第二区域中的该氧化层；根据该图案化的光刻胶层刻蚀该氧化层，直到该第一区域中的该衬底暴露于残留的该 氧化层之外；移除该图案化的光刻胶层；刻蚀该衬底，用以于该第一区域中形成多个沟道，并于该第二区域中的该氧化层形成 一凹槽；于该沟道中形成一栅极电极；于该衬底及残留的该氧化层上形成一多晶硅层；以及图案化该多晶硅层，用以形成一半导体及一隔膜，且该半导体被电性连接至该栅极电 极，该隔膜是位于该氧化层的该凹槽上。
9.根据权利要求7所述的方法，其特征在于，形成该半导体元件及该微机电系统元件 的该步骤更包括注入该N型掺杂物于该衬底中，用以形成邻近于该沟道的一 P型体；以及 于注入之后进行退火的步骤。
10.根据权利要求7所述的方法，其特征在于，于该衬底上形成该半导体元件及该微机 电系统元件的该步骤更包括于该衬底上形成一层间介电层； 刻蚀该层间介电层以形成多个接触孔； 于该层间介电层上形成一金属层，并填入该接触孔中；以及 图案化该金属层，以形成该微机电系统元件的多个导线及一背板。
全文摘要
本发明公开了一种集成半导体元件的制造方法及其结构。一种集成半导体元件的制造方法。首先，提供具有第一区域及第二区域的衬底。然后，使用同一个工艺而于第一区域形成半导体单元，并于第二区域形成微机电系统单元。
文档编号H04R31/00GK101987720SQ20101024379
公开日2011年3月23日 申请日期2010年7月30日 优先权日2009年7月31日
发明者李明东, 杜硕伦, 黄学义 申请人:旺宏电子股份有限公司