专利名称：包括缓冲器器件和集成电路存储器器件的存储器系统拓扑的制作方法
技术领域：
本发明通常涉及集成电路器件、这些器件的高速信号传输、存储器器件和存储器 系统。
背景技术：
—些当代趋势预测，诸如通用微处理器和图形处理器的处理器将继续增加系统存 储器和数据带宽要求。在诸如多核心处理器架构和多个图形流水线的应用中使用并行机 制，处理器应能够驱动系统带宽以如下速度增加，一些人预测该速度为在未来的数十年里 每三年就加倍。在动态随机存取存储器("DRAM")中有几个主要趋势，使得DRAM昂贵且在 跟上增加的数据带宽和系统存储器要求方面有挑战性。例如，在给定DRAM技术节点中晶体 管速度相对于特征尺寸的改进和将DRAM技术提升到给定DRAM管芯的更高的存储器密度所 要求的上升的资本投资成本不利地影响DRAM技术可以跟上增加的数据带宽和系统容量要 求的速度。
发明内容
在附图的图中示出了作为示例而不是作为限制的实施例，且其中相同参考数字指 类似元件，且其中 图1说明包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模 块拓扑； 图2说明具有分离多点控制/地址总线的存储器模块拓扑；
图3说明具有单一多点控制/地址总线的存储器模块拓扑； 图4说明在每个集成电路缓冲器器件和存储器模块连接器接口之间提供数据的 存储器模块拓扑； 图5说明包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模
块拓扑，其中一个集成电路缓冲器器件用于控制和地址信息； 图6说明图5的存储器模块拓扑中控制/地址信号通路的终端； 图7说明图5的存储器模块拓扑中数据信号通路的终端； 图8说明图5的存储器模块拓扑中分离控制/地址信号通路的终端； 图9A说明包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模
6块拓扑的顶视图； 图9B说明包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模 块拓扑的侧视图； 图9C说明包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模 块拓扑的底视图； 图10是说明具有多个集成电路存储器管芯和集成电路缓冲器管芯的器件的拓扑 的方块图； 图11说明具有多个集成电路存储器管芯和集成电路缓冲器管芯的多芯片封装
("MCP，，)； 图12说明具有多个集成电路存储器管芯和缓冲器管芯的器件； 图13说明具有部署在柔性带上的多个集成电路存储器器件和缓冲器器件的器
件； 图14说明具有并排部署且容纳在封装中的多个集成电路存储器管芯和缓冲器管 芯的器件； 图15说明具有容纳在不同封装中且集成为较大封装上封装("POP")器件的多个 集成电路存储器管芯和缓冲器管芯的器件； 图16说明包括串行存在检测器件("SPD")的存储器模块拓扑；
图17说明每个数据片具有SPD的存储器模块拓扑；
图18是集成电路缓冲器管芯的方块图；
图19是存储器器件的方块图； 图20A-B说明存储器模块接口部分和多个集成电路缓冲器器件之间的信号通路；
图21A-D说明包括主设备和具有多个集成电路存储器器件的至少一个存储器模 块(展示为缓冲器101a)的存储器系统点对点拓扑； 图22A-C说明包括主设备和具有多个集成电路存储器器件的至少一个存储器模 块的存储器系统菊链拓扑； 图23A-C和24A-B说明包括主设备以对多个集成电路缓冲器器件提供控制/地址 信息的存储器系统拓扑； 图25A-B说明具有不同尺寸地址空间或存储器容量的存储器模块； 图26A-B说明包括主设备和在第一和第二操作模式(旁路模式)期间工作的两个
存储器模块的存储器系统； 图27说明包括主设备和至少四个存储器模块的存储器系统； 图28A-B说明包括主设备和在第一和第二操作模式(旁路模式)期间工作的四个
存储器模块的存储器系统； 图29说明旁路电路； 图30A-B说明用于集成电路缓冲器器件的时序图；
图31说明根据实施例阶级化存储器模块的方法； 图32A-E说明集成电路缓冲器器件和多个集成电路存储器器件之间的树状拓扑 (数据和/或控制/地址信息)； 图33A-B说明集成电路缓冲器器件和多个集成电路存储器器件之间的飞越(fly-by)拓扑(数据和/或控制/地址信息); 图34说明集成电路缓冲器器件和多个集成电路存储器器件之间的点对点(也称 为分段)拓扑(数据和/或控制/地址信息)； 图35说明集成电路缓冲器管芯和多个集成电路存储器管芯之间的MCP(或封装中 系统("SIP"))拓扑(数据和/或控制/地址信息)；
图36是集成电路缓冲器器件的方块图；
图37A-B说明集成电路缓冲器器件的时序图； 图38说明不同列(rank)中的缓冲器器件和多个集成电路存储器器件；
图39说明用于存取用作相应存储器列的单独存储器器件的系统；
图40说明集成电路缓冲器器件中的操作方法。
具体实施例方式
系统，除了其他实施例之外，包括用于在集成电路缓冲器器件(可以耦合到诸如 存储器控制器的主设备)和多个集成电路存储器器件之间传送数据和/或控制/地址信息 的拓扑。例如，可以响应使用单一飞越(或总线)信号通路从集成电路缓冲器器件提供给 多个集成电路缓冲器器件的控制/地址信息，使用独立分段(或点对点链路)信号通路在 多个集成电路存储器器件和集成电路缓冲器器件之间提供数据。其他拓扑类型可以包括叉 状、星状、飞越、分段和SIP或MCP实施例中使用的拓扑。 集成电路缓冲器器件使多个集成电路存储器器件的可配置有效存储器组织成为 可能。由集成电路缓冲器器件向存储器控制器表示的存储器组织可以与在集成电路缓冲器 器件后或耦合到其的实际存储器组织不同。例如，可以从预期具有预定数目的存储器器件 和存储器库以及页尺寸和峰值带宽的存储器组织的存储器控制器将控制/地址信息提供
给缓冲器器件，其中耦合到缓冲器器件的实际存储器组织不同。缓冲器器件分段和/或合
并在预期特殊存储器组织的存储器控制器和实际存储器组织之间传送的数据。集成电路缓
冲器器件可以将来自单独存储器器件的读取数据合并成读取数据流。同样地，集成电路存
储器器件可以将写入数据分段成存储在多个存储器器件上的写入数据部分。 集成电路缓冲器器件可以包括数据通路、地址转换、数据通路路由器、命令解码和
控制(或寄存器组)电路。缓冲器器件也包括可以被配置成至少三个不同分段模式的接口
1)四个4位接口 (4X4) ，2)两个4位接口 (2X4)或3)两个8位接口 (2X8)。不同的配
置允许存储器模块或存储器堆叠配置的灵活性。缓冲器器件也可以包括图形生成器和内部
存储器阵列电路以模仿存储和从多个集成电路存储器器件取回数据。 缓冲器器件可以通过(例如)消除与耦合到分段数据信号通路的集成电路存储器 器件的不同列的存储器事务之间的信号通路(总线)周转时间的"时间泡沫"或空闲时间来 增加存储器系统性能。存储器列也可以包括单一集成电路存储器器件。消除存储器控制器 对存储器列存取的追踪和插入时间泡沫可以减少存储器控制器的复杂性。可以使用分段数 据信号通路来扩展存储器模块或存储器列容量，而不会由泡沫时间插入引起带宽减少。存 储器模块可以在仍然模仿单一列存储器模块的情况下包括更多存储器器件或管芯。
根据实施例，系统包括主设备和具有工作在第一和第二操作模式(旁路模式)的 多个集成电路存储器器件和多个集成电路缓冲器器件的第一存储器模块。在第一操作模式中，第一存储器模块将来自多个集成电路存储器器件的读取数据提供到(通过集成电路缓 冲器器件)耦合到主设备的第一信号通路上，且第二存储器模块同时将来自其多个集成电 路存储器器件的读取数据提供到(通过第二模块上的另一个集成电路缓冲器器件)耦合到 主设备的第三信号通路上。在第二操作模式中，第一存储器模块将来自其多个集成电路存 储器器件的第一读取数据提供到(通过集成电路缓冲器器件)第一信号通路上和将来自其 多个集成电路存储器器件的第二读取数据提供到(通过集成电路缓冲器器件)耦合到第二 存储器模块的第二信号通路上。第二存储器模块中的集成电路缓冲器器件随后旁路来自第 二信号通路的第二读取数据，且在耦合到主设备的第三信号通路上提供第二读取数据。第 一存储器模块可以具有较大的地址空间或容量，诸如与第二存储器模块相比为两倍大。
类似地，在第一和第二操作模式期间，可以将写入数据从主设备提供给第一和第 二存储器模块。 根据实施例，第二存储器模块可以包括旁路电路(诸如在集成电路缓冲器器件、 接口或连续性存储器模块中)，以将来自第二信号通路的第二读取数据传送给第三信号通 路。旁路电路可以包括跳线、信号轨迹和/或半导体器件。旁路电路也可以包括用于在从 存储器模块输出读取数据(或阶级化)中增加延迟的延迟电路。 根据实施例，系统包括主设备和至少四个存储器模块，其中至少两个存储器模块 具有与其他两个存储器模块不同的容量。四个存储器模块耦合到多个信号通路。系统可以 以旁路模式操作，其中一个或多个存储器模块使用旁路电路以将来自至少一个较大容量存 储器模块的读取数据提供给主设备。 根据实施例，系统包括主设备和可以部署成多种拓扑(诸如点对点或菊链拓扑)
的多个存储器模块。存储器模块可以包括使用多种拓扑耦合以接收控制信息的多个集成电
路缓冲器器件，诸如单独或组合地专用、飞越、Stub、蜿蜒(serpentine)或树状拓扑。 根据实施例，方法确定包括主设备和多个存储器模块的系统的操作模式。在旁路
操作模式中，向来自至少一个存储器模块的读取数据提供延迟，以阶级化或确保来自使用
不同信号通路的不同容量存储器模块的读取数据在大约相同的时间到达主设备。 根据实施例，存储器模块包括从其从相关多个集成电路存储器器件(或管芯)存
取数据的多个相应集成电路缓冲器器件(或管芯)向存储器模块连接器提供数据的多个信
号通路。在特定实施例中，每个集成电路缓冲器器件也耦合到汇流(bussed)信号通路，其
提供指定存取与相应集成电路缓冲器器件相关的至少一个集成电路存储器器件的控制和/
或地址信息。 根据实施例，存储器模块连接器包括控制/地址接口部分和数据接口部分。控制 /地址总线将多个集成电路缓冲器器件耦合到控制/地址接口部分。多个数据信号通路将 多个相应集成电路缓冲器器件耦合到数据接口部分。每个集成电路缓冲器器件包括l)耦 合到至少一个集成电路存储器器件的接口、2)耦合到控制/地址总线的接口和3)耦合到多
个数据信号通路中的数据信号通路的接口 。 根据实施例，存储器模块可以包括(例如)使用电可擦可编程序只读存储器 ("EEPR0M")(也称为串行存在检测("SPD")器件)的非易失存储器位置，以存储存储器 模块的有关参数和配置的信息。在实施例中，至少一个集成电路缓冲器器件存取存储在SPD 器件中的信息。
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在封装实施例中，封装容纳集成电路缓冲器管芯和多个集成电路存储器管芯。在 封装中，多个信号通路在集成电路缓冲器管芯和多个集成电路存储器管芯之间传送数据 (读取和/或写入数据)。集成电路缓冲器管芯将控制信号从封装的接口提供到多个集成 电路存储器管芯。响应控制信号，通过集成电路缓冲器管芯将存储在多个集成电路存储器 管芯的存储器阵列中的数据提供给部署在存储器模块上的信号通路。在实施例中，封装可 以是多芯片封装("MCP")。在实施例中，可以将多个集成电路存储器管芯容纳在公共或独 立封装中。在以下所描述的实施例中，存储器模块可以包括堆叠在另外一个之上且通过信 号通路耦合的一系列集成电路管芯(即，存储器管芯和缓冲器管芯)。 如本文所描述，集成电路缓冲器器件也称为缓冲器或缓冲器器件。同样地，集成电 路存储器器件也称为存储器器件。主设备也称为主器件。 在实施例中，集成电路存储器器件与存储器管芯的区别在于存储器管芯是由半导 体材料形成的用于存储和/或取回数据或其他存储器功能的单片集成电路，而集成电路存 储器器件是具有允许存储器管芯被存取的至少一些形式的封装或接口的存储器管芯。
同样在实施例中，集成电路缓冲器器件与缓冲器管芯的区别在于缓冲器管芯是由 半导体材料形成的单片集成电路且执行本文所描述的至少一个或多个缓冲器功能，而集成 电路缓冲器器件是具有允许与缓冲器管芯通信的至少一些形式的封装或接口的缓冲器管 心。 在以下更详细描述的实施例中，图1-8说明包括位于存储器模块上的多个集成电 路存储器器件(或管芯)和多个集成电路缓冲器器件(或管芯)的控制/地址和数据信 号通路拓扑。图10、18和19也说明包括位于存储器模块上的集成电路存储器器件(或管 芯)和集成电路缓冲器器件(或管芯)的信号通路拓扑以及实施例中的集成电路缓冲器器 件(或管芯)和存储器器件(或管芯)的操作。图21A-D、MA-C、MA-C和MA-B说明系 统拓扑。图26A-B、28A-B和31说明以第一和第二操作模式(旁路模式)来操作存储器系 统。图32A-E、33A-B、34和35说明集成电路缓冲器器件和多个集成电路存储器器件之间的 拓扑。图36是集成电路缓冲器器件的方块图，且图37A-B说明集成电路缓冲器器件的时序 图。图38和39说明不同存储器列中的缓冲器器件和多个集成电路存储器器件。图40说 明集成电路缓冲器器件中的操作方法。 图1说明包括多个集成电路存储器器件和多个相关集成电路缓冲器器件的存储 器模块拓扑。在实施例中，存储器模块100包括耦合到公共地址/控制信号通路121的多个 缓冲器器件100a-d。多个缓冲器器件100a-d中的每个缓冲器器件通过信号通路102a-d和 103来存取多个相应集成电路存储器器件101a-d。在实施例中，由缓冲器100a-d中的一个 和存储器器件101a-d组形成相应数据片a-d。缓冲器器件100a-d分别耦合到在缓冲器器 件100a-d和存储器模块连接器接口之间传送数据(读取和写入数据)的信号通路120a-d。 在实施例中，分别使用信号通路120a-d将掩码信息从存储器模块连接器接口传送到缓冲 器器件100a-d。 在实施例中，数据片是耦合到相应集成电路缓冲器器件的存储器模块数据信号通 路(或总线)的一部分。数据片可以包括全部数据通路或到达或来自部署在存储器模块的 单一存储器器件的数据通路的一部分。 可以认为集成电路存储器器件是具有多个存储单元(其共同地被称为存储器阵列)的一类常见的集成电路器件。存储器器件存储与提供作为写入或读取命令的一部分的 特殊地址相关的数据(可以被取回)。存储器器件的类型的实例包括动态随机存取存储器 ("DRAM")(包括单一或双数据速率同步DRAM)、静态随机存取存储器("SRAM")和快速 存储器。存储器器件通常包括请求或命令解码和阵列存取逻辑，除了其他功能，其解码请求 和地址信息，且控制存储器阵列和信号通路之间的存储器传送。存储器器件可以包括发送 器电路，以(例如)相对于时钟信号的上升和下降边缘(例如，在双数据速率类型的存储器 器件中)同步地输出数据。类似地，在实施例中，存储器器件可以包括接收器电路，以(例 如)相对于时钟信号(或与时钟信号具有时域关系的输出数据)的上升和下降边缘同步地 接收数据。同样可以包括接收器电路以相对于时钟信号的上升和下降边缘同步地接收控制 信息。在实施例中，选通信号可以伴随传播到达或来自存储器器件的数据，且该数据可以由 使用选通信号的器件(例如，存储器器件或缓冲器或控制器)捕获。 在实施例中，集成电路缓冲器器件是用作存储器模块连接器接口和至少一个集成 电路存储器器件之间的接口的集成电路。在实施例中，缓冲器器件可以存储和/或将数据、 控制信息、地址信息和/或时钟信号路由到可以容纳在公共或独立封装中的至少一个集成 电路存储器器件。在实施例中，缓冲器在多个存储器器件和存储器模块连接器接口之间单 独或组合地隔离、路由和/或转换数据、控制信息和时钟信号。存储器模块连接器接口的实 施例在以下描述且在图9A-C中示出。 如图1中所示，在多个实施例中，部署在存储器模块100上的至少一个信号通路 121在缓冲器器件100a-d中的至少一个和存储器模块连接器接口之间传送控制和/或地址 (控制/地址)信息。在实施例中，信号通路121是多点总线。如图2-8中所说明和以下所 描述，可以在替代实施例中使用用于在一个或多个缓冲器器件100a-d和存储器模块连接 器接口之间传送控制/地址信息、数据和时钟信号的替代拓扑。例如，可以使用分离多点控 制/地址信息总线、分段多点控制/地址总线和用于数据总线的点对点和/或菊链拓扑。
在实施例中，可以在信号通路121中的至少一个信号线上传送时钟信号和/或时 钟信息。这些时钟信号提供具有已知频率和/或相位的一个或多个时钟信号。在实施例中， 时钟信号与控制/地址信息同步或和其一起行进。在实施例中，时钟信号的边缘与表示控 制/地址信息的控制/地址信号的边缘具有时间关系。在实施例中，由时钟源、主设备(例 如，控制器器件)和/或缓冲器器件来产生时钟信号。 在实施例中，可以在相应信号通路120a-d中的至少一个信号线上传送时钟信号 和/或时钟信息。缓冲器器件100a-d可以与数据一起在信号通路120a-d上接收和/或发 送时钟信号。在实施例中，将写入数据在信号通路120a-d上提供给缓冲器器件100a-d，且 与写入数据一起在信号通路120a-d上提供时钟信号。在实施例中，从缓冲器器件100a-d在 信号通路120a-d上与信号通路120a-d上的读取数据一起提供时钟信号(诸如，时钟至主 设备("CTM"))。在实施例中，时钟信号与写入和/或读取数据同步或与其一起行进。时 钟信号的边缘与表示写入和/或读取数据的数据信号的边缘具有时间关系或与其对准。可 以将时钟信息嵌入数据中，以消除与数据信号一起使用独立的时钟信号。
在实施例中，可以在相应信号通路120a-d中的至少一个信号线上传送读取、写入 和/或双向选通信号。缓冲器器件100a-d可以与信号通路120a-d上的数据一起接收和/或 发送选通信号。在实施例中，将写入数据在信号通路120a-d上提供给缓冲器器件100a-d，且在信号通路120a-d上与写入数据一起提供选通信号。在实施例中，从缓冲器器件100a-d 在信号通路120a-d上与在信号通路120a-d上的读取数据一起提供选通信号。在实施例中， 选通信号与写入和/或读取数据同步或与其一起行进。选通信号的边缘与表示写入和/或 读取数据的数据信号的边缘具有时间关系或与其对准。 在实施例中，从存储器模块连接器接口在信号通路121上提供用于存取特殊集成 电路存储器器件中的特殊存储器位置的地址(例如，行和/或列地址)和/或命令。在实施 例中，命令与特殊集成电路存储器器件的存储器操作有关。例如，命令可以包括用以将写入 数据存储在特殊集成电路存储器器件中的特殊存储器位置上的写入命令和/或用于从特 殊集成电路存储器器件取回存储在特殊存储器位置的读取数据的读取命令。同样，可以同 时存取不同数据片中的多个存储器器件。在实施例中，命令可以包括行命令、列命令(诸如 读取或写入)、掩码信息、预先充电和/或感测(sense)命令。在实施例中，通过一个公共线
路组在信号通路121上以时间多路复用分组的形式传送控制信息，其中分组中的特殊字段 用于包括命令操作码和/或地址。同样地，可以通过缓冲器100a-d在相应信号通路120a-d 上将读取数据分组从集成电路存储器器件传送到存储器模块连接器接口 。在实施例中，分 组表示在用于确定特殊信号线上的信号的特殊位窗(或时间间隔)上确定的的一个或多个 信号。 在实施例中，可以在信号通路121中的一个或多个信号线上传送芯片选择信息。 在实施例中，芯片选择信息可以是具有选择和启动"芯片"或集成电路存储器器件/缓冲器 器件的操作的预定电压值或状态(或逻辑值)的相应信号线上的一个或多个芯片选择信 号。 在实施例中，存储器模块100与主设备(例如，处理器或控制器)通信(通过存储 器模块连接器接口 )。 图2说明具有分离多点控制/地址/时钟总线的存储器模块拓扑的实施例。具体 地，存储器模块200包括耦合到缓冲器100a-d和存储器模块连接器接口的分离多点控制/ 地址总线221。参考图2，总线221的第一部分在终端230结束，且总线221的第二部分在 终端231结束。在实施例中，终端230的阻抗与耦合到缓冲器100c-d的总线221的第一部 分的阻抗(ZO)匹配，且终端231的阻抗与耦合到缓冲器100a-d的总线221的第二部分的 阻抗(Zl)匹配。在实施例中，阻抗Z0等于阻抗Z1。在实施例中，将终端230和231单独 或组合地部署在存储器模块100、缓冲器器件100a和100d或用以容纳缓冲器器件100a和 100d的封装上。 图3说明具有在终端330结束的单一多点控制/地址/时钟总线的存储器模块拓 扑。在实施例中，终端330的阻抗与信号通路121(或控制/地址/时钟总线)的阻抗匹配。 在实施例中，将终端330单独或组合地部署在存储器模块300上或缓冲器器件100d上。
图4说明在每个集成电路缓冲器器件和存储器模块连接器接口之间提供数据的 存储器模块拓扑。在实施例中，每个信号通路120a-d分别在相关终端420a-d结束。在实 施例中，终端420a-d具有与信号通路120a-d的每一个的阻抗ZO匹配的相应阻抗。在实施 例中，将终端420a-d单独或组合地部署在存储器模块400、缓冲器器件100a-d的每一个或 用以容纳缓冲器器件100a-d的封装上。 参考图l，信号通路121与信号通路103的控制/地址信号速率比可以为2 : l(或其他多种，诸如4 : i、8 : i等)，从而使得存储器模块连接器接口能够与规定同样快地
操作，而存储器器件101a-d可以以控制/地址信号传输速率的一半(四分之一、八分之一 等)操作，从而使得可以使用相对较低成本的存储器器件。类似地，信号通路102a-d中 的一个与信号通路120a-d中的一个的数据信号速率比可以为2 : l(或其他多种，诸如
4 : 1、8 : i等)，从而使得存储器模块连接器接口能够与规定同样快地操作，而存储器器
件101a-d可以以数据信号传输速率的一半(四分之一、八分之一等)操作，从而使得可以 使用相对较低成本的存储器器件。 图5说明包括多个集成电路存储器器件和具有用于控制、地址和/或时钟信息的 集成电路缓冲器器件501的多个集成电路缓冲器器件的存储器模块拓扑。除了缓冲器模块 501耦合到信号通路121和121a-b之外，存储器模块500与存储器模块100类似。缓冲器 器件501将控制、地址和/或时钟信息在信号通路121a上输出到缓冲器器件100a-b并且 在信号通路121b上输出到缓冲器器件100c-d。在实施例中，缓冲器器件501复制在信号通 路121上接收的控制、地址和/或时钟信息，并在信号通路121a-b上重复控制、地址和/或 时钟信息。在实施例中，缓冲器器件501是提供与在信号通路121a-b上提供的控制和地址 信息的时间关系的定时缓冲器器件。在实施例中，信号通路121a-b包括至少一个信号线以 提供时钟信号和/或时钟信息。在实施例中，缓冲器器件501包括如图18中所示的时钟电 路1870。在实施例中，缓冲器器件501接收诸如分组请求的控制信息，其指定存取集成电路 存储器器件101a-d中的至少一个且将相应的控制信号(在信号通路121a和/或121b上) 输出到指定集成电路存储器器件。 图6说明除了终端601耦合到存储器模块600上的信号通路121之外与图5中说 明的类似的存储器模块拓扑。在实施例中，终端601的阻抗与信号通路121的阻抗ZO匹 配。在实施例中，将终端601部署在存储器模块600、缓冲器器件501或用以容纳缓冲器器 件501的封装上。 图7说明将数据提供到和/或提供来自每个集成电路缓冲器器件和耦合到信号通 路的终端的存储器模块拓扑。在实施例中，每个信号通路120a-d分别在相关终端701a-d 结束。在实施例中，终端701a-d具有与信号通路120a-d的每一个的阻抗ZO匹配的相应阻 抗。在实施例中，将终端701a-d单独或组合地部署在存储器模块700、缓冲器器件100a-d 或用以容纳缓冲器器件100a-d的封装上。 图8说明在用于控制、地址和/或时钟信息和多个缓冲器器件之间具有分离多点 信号通路的存储器模块拓扑。特别地，存储器模块800包括耦合到缓冲器100a-d和缓冲器 器件501的分离多点控制/地址总线121a-b。在实施例中，总线的第一部分121a在终端 801结束，且总线的第二部分121b在终端802结束。在实施例中，终端801的阻抗与第一支 路的阻抗(ZO)匹配，且终端802的阻抗与第二支路的阻抗(Zl)匹配。在实施例中，阻抗ZO 等于阻抗Zl。在实施例中，将终端801和802单独或组合地部署在存储器模块800、缓冲器 器件100a和100d或用以容纳缓冲器器件100a和100d的封装上。 参考图5，信号通路121与信号通路121a(或121b)与信号通路103的控制/地址
信号速率比可以为2 : i : U或其他多种，诸如4 : i : 1、8 : i : i等)，从而使得使用
信号通路121a(或121b)和信号通路103的其他多点总线拓扑并非必须与使用图1中所示 的信号通路121的实施例同样高的信号速率操作。同样与图1类似，信号通路121与信号
13通路i03的控制/地址信号速率比可以为2 : U或其他多种，诸如4 : i、8 : i等)，从而
使得存储器模块连接器接口能够与规定同样快地操作，而存储器器件101a-d可以以控制/
地址信号传输速率的一半(或四分之一、八分之一等)操作，从而使得可以使用相对较低成
本的存储器器件。类似地，信号通路102a-d中的一个与信号通路120a-d中的一个的数据
信号速率比可以为2 : U或其他多种，诸如4 : 1、8 : i等)，从而使得存储器模块连接器
接口能够与规定信号传输速率同样快地操作，而存储器器件101a-d可以以数据信号传输
速率的一半(或四分之一、八分之一等)操作，从而使得可以使用相对较低成本的存储器器 件。 图9A说明包括耦合到连接器接口的多个集成电路缓冲器器件和多个集成电路存 储器器件的存储器模块拓扑。在实施例中，存储器模块900包括具有标准双列直插存储器 模块("DI匪")形状因素或其他模块形状因素标准(诸如，小外形DI匪("S0-DI匪")或 半高式DI匪("VLP-DI匪"))的基板910。在替代实施例中，基板910可以是(但不限于)， 单独或组合地，晶片、印制电路板("PCB")、如BT环氧树脂的封装基板、柔性板、主板、子板 或背板。 在实施例中，存储器模块900包括部署在基板910的第一侧面上的成对存储器器 件101a-b和缓冲器器件100a-d。在替代实施例中，使用更多或更少的存储器器件和缓冲器 器件。在实施例中，如图9B和9C中的存储器模块900的侧视图和底视图中所示，同样将成 对存储器器件101c-d部署在存储器模块900的第二侧面上。在实施例中，将每个存储器器 件和缓冲器器件容纳在独立封装中。在替代实施例中，可以将存储器器件和缓冲器器件容 纳在本文所描述的MCP封装实施例中。 存储器模块900包括具有用于传送数据和控制/地址/时钟信号的不同接口部分 的连接器接口 920。例如，存储器模块900的第一侧面包括用以传送数据信号的连接器接口 部分920a-d和用以传送控制/地址信号的连接器接口部分930a。在实施例中，连接器接口 部分930a也传送时钟信号和/或时钟信息。在实施例中，存储器模块900的第二侧面包括 用来传送数据信号的连接器接口部分920e-h，和用来传送控制/地址信号的连接器接口部 分930b。在实施例中，连接器接口部分930b也传送时钟信号和/或时钟信息。
在实施例中，将连接器接口 920部署在基板910的边缘上。在实施例中，将存储器 模块900插入到部署在基板950上的插座940中。在实施例中，基板950是具有用于在基 板950上传输信号的信号通路960a-b的主板或PCB。在实施例中，信号通路960a和960b 是信号轨迹或线路。在实施例中，信号通路960a和960b耦合到部署在基板950上可以具 有另一个存储器模块插入和/或耦合到主设备的其他插座。 在实施例中，连接器接口部分包括诸如金属表面的至少一个触点或传导元件，以 用于输入和/或输出电信号。在替代实施例中，触点可以是，单独或组合地，球状、插座、表 面、信号轨迹、配线、正或负掺杂的半导体区域和/或管脚。在实施例中，本文所描述的连接 器接口 (诸如，连接器接口 920)并不限于物理可分离接口，其中插入连接器或接口啮合内 孔连接器(或插座940)或接口。连接器接口还包括任何类型的物理接口或连接，诸如用于 封装中系统("SIP")中的接口，其中将导线、焊球或来自存储器模块的连接焊接到电路板。
在替代实施例中，在诸如计算机图形卡、视频游戏控制台或打印机中的嵌入式存 储器子系统中包括存储器模块900。在替代实施例中，存储器模块900位于个人计算机或服务器上。 在实施例中，主设备与图l-9和16-17中所说明的存储器模块通信。主设备可以将 信号发送到图1-9和16-17中所说明的存储器模块和从其接收信号。主设备可以是存储器 控制器、对等器件或从属器件。在实施例中，主设备是存储器控制器，其可以是含有其他接 口或功能，例如，芯片组的北桥芯片的集成电路器件。主设备可以集成在微处理器或图形处 理器单元("GPU")或视觉处理器单元("VPU")上。可以将主设备实施为现场可编程门 阵列("FPGA")。存储器模块、信号通路和主设备可以包括在多个系统或子系统中，诸如个 人计算机、图形卡、机顶盒、电缆调制解调器、蜂窝式电话、游戏控制台、数字电视机(例如， 高分辨率电视机("HDTV"))传真机、电缆调制解调器、数字通用盘("DVD")播放器或网 络路由器。 在实施例中，主设备、存储器模块和信号通路在部署在公共封装或独立封装中的 一个或多个集成单片电路中。 图IO是说明具有多个集成电路存储器器件101a-d和缓冲器100a的器件100的实 施例的方块图。在此，可以在信号通路1006(数据)上在多个集成电路存储器器件101a-d 和缓冲器100a之间传送数据(读取和/或写入)。信号通路1006是位于器件1000内部 的信号通路，并且与图11中所示的信号通路113a-d和1114相对应。信号通路1006是用 于在多个集成电路存储器器件101a-d和缓冲器100a之间提供双向数据信号的总线。双向 数据信号的实例包括从集成电路存储器器件101a-d的一个或多个行进到缓冲器100a的信 号且也包括从缓冲器100a行进到集成电路存储器器件101a-d的一个或多个的信号。信号 通路1005是器件1000内部的信号通路且与图11中所示的信号通路1116a-d和1117相对 应。 信号通路1005是用于将单向控制/地址/时钟信号从缓冲器100a提供给多个集 成电路存储器器件101a-d的总线。在单向总线的实例中，信号沿仅一个方向行进，S卩，在 此状况下，仅从缓冲器100a到集成电路存储器器件101a-d的一个或多个。信号通路1005 包括单独控制信号线，例如，行地址选通线、列地址选通线、芯片选择线等和地址信号线。信 号通路1005可以包括飞越时钟线以将时钟信号从缓冲器100a传送到集成电路存储器器件 101a-d。信号通路1005可以将时钟信号从集成电路存储器器件101a-d的一个或多个传送 到缓冲器100a。 在实施例中，缓冲器100a与串行存在检测("SPD")器件通信以存储和取回与器 件1000和/或存储器模块900有关的参数和配置信息。在实施例中，SPD 1002是非易失 存储器件。信号通路1004将SPD 1002耦合到缓冲器100a。在实施例中，信号通路1004是 用于在SPD 1002和缓冲器100a之间提供双向信号的内部信号通路。 在实施例中，SPD 1002是EEPROM器件。然而，SPD 1002的其他类型是可能的，包
括(但不限于)手动跳线或开关设置，诸如连接到特殊逻辑电平(高或低)的上拉或下拉
电阻器网络，其会在系统中增加存储器模块或从系统移走存储器模块时改变状态。 在实施例中，SPD 1002是包括存储可以在系统操作期间容易通过软件改变，从而
允许高程度的灵活性，且使得配置操作对终端用户透明的配置信息的寄存器的存储器器件。 在如图18中所说明的实施例中，可以使用寄存器组(诸如，配置寄存器组1881)将以上提及的SPD的功能集成到缓冲器器件100a中。参考图18，SPD逻辑和接口 1820c可 以预先配置有与缓冲器和连接到缓冲器的存储器器件有关的信息，或者可以存储与缓冲器 器件lOOa或存储器器件中的仅一个有关的信息。对缓冲器的控制输入可以确定寄存器组 内的存储节点何时将取样信息以预先加载或预先配置SPD逻辑和接口 1820c。术语寄存器 可以适用于单位宽寄存器或多位宽寄存器。 在图IO所说明的实施例中，SPD 1002存储与存储器模块900或存储器系统的配置 信息有关的信息。例如，配置信息可以包括修复或冗余信息以修复有缺陷的存储器器件、有 缺陷的存储器单元或存储器器件上的外围电路和/或信号通路。在实施例中，SPD配置信息 包括存储器模块总体拓扑，诸如封装中和/或存储器模块上的存储器器件的数目、位置和 类型或列(rank)(如果有的情况)。SPD配置信息可以包括一个或多个存储器模块的存储 器容量的量和/或时序信息，以阶级化存储器系统中存储器模块和主设备之间的信号。在 实施例中，SPD配置信息包括缓冲器中的接口的串行化比率和/或关于配置缓冲器的宽度 的信息。在实施例中，SPD配置信息包括表示缓冲器器件100a的理想宽度的第一值或包括 表示缓冲器器件100a的可能宽度的范围的多个值和表示如图18中所说明的接口 1820b的 理想宽度的第二值。 在实施例中，SPD配置信息包括用于存取存储器器件的时序信息或参数，诸如存取 存储器器件的行的时间、存取存储器器件的列的时间、行存取和列存取之间的时间、行存取 和预先充电操作之间的时间、施加给存储器阵列的第一库的行感测和施加给存储器阵列的 第二库的行感测之间的时间和/或施加给存储器阵列中的第一库的预先充电操作和施加 给存储器阵列的第二库的预先充电操作之间的时间。 在实施例中，可以用时间单位来表示所存储的时序信息，其中值的表格将特定时 间单位映射至特定二进制码。在初始化或校准序列期间，主设备或缓冲器可以读取SPD配 置信息，且确定一个或多个存储器器件的适当时序信息。例如，主设备也可以从SPD 1002 读取表示时钟信号的时钟频率的信息，且用时钟信号的时钟周期除以取回的时序信息。(时 钟信号的时钟周期是时钟信号的时钟频率的倒数)。可以将此除操作导致的任何余数上舍 入到时钟信号的时钟周期的下一个整数。 如图10中所示，信号通路120a和121耦合到缓冲器lOOa。在实施例中，信号通路 120a将单向控制/地址/时钟信号传送给缓冲器lOOa。在实施例中，信号通路121将双向 或单向数据信号传送给缓冲器100a或从其传送信号。同样在替代实施例中可以将其他互 连和外部连接拓扑用于器件1000。例如，缓冲器100a可以耦合到单一多点控制总线、分离 多点控制总线或分段多点总线。 在实施例中，器件1000具有两个独立电源。电源V1将电力供应给存储器模块900 上的一个或多个存储器器件(存储器器件101a-d)。电源V2将电力供应给存储器模块900 上的一个或多个缓冲器(缓冲器100a)。在实施例中，缓冲器100a具有内部功率调节电路 以将电力供应给存储器器件101a-d。 图11说明根据实施例具有容纳在公共封装1110中或上的多个集成电路存储器管 芯1101a-d和缓冲器管芯1100a的器件1100。如本文其他实施例中所描述和如图12_15和 35中所示，在多个封装类型实施例中部署多个集成电路存储器管芯1101a-d和缓冲器管芯 1100a。例如，可以将多个集成电路存储器管芯1101a-d和缓冲器管芯1100a并排堆叠在柔性带上或放置在器件基板上的独立封装中。缓冲器管芯1100a用以在多个集成电路存储器 管芯1101a-d和包括触点1104a-f的器件接口 1111之间提供信号，包括控制/地址/时 钟信息和数据。在实施例中，一个或多个触点1104a_f与连接器接口 920的触点类似。触 点1104a-f用以将器件1100耦合到基板910，且尤其是耦合到实施例中存储器模块100的 信号通路120a和121。器件接口 1111还包括信号通路1118和1115，以通过缓冲器接口 1103在触点1104a-f和缓冲器100a之间传送信号。随后，通过缓冲器接口 1103和信号通 路1117(部署在器件接口 1111中)和1116a-d以及信号通路1114(部署在器件接口 1111 中)和1113a-d，在多个存储器管芯1101a-d和缓冲器管芯1100a之间传送信号。在实施例 中，在集成电路存储器管芯1101a-d之间放置隔板1102a-c。在实施例中，放置隔板1102a-c 以散热。类似地，这样部署缓冲器管芯1100a使其远离多个集成电路存储器管芯1101a-d， 以减轻存储器器件周围的热消散。在实施例中，信号通路通过焊球或焊接结构彼此耦合和 耦合到集成电路存储器管芯1101a-d。 图12说明具有含有多个集成电路存储器管芯1101a-d的封装1210和具有缓冲器 管芯1100a的不同封装1290的堆叠封装器件1200。堆叠和容纳两个封装1210和1290以 制造器件1200。在实施例中，多个集成电路存储器管芯具有独立封装，且堆叠在封装1290 上。器件1200具有如图11中说明的类似组件。如本文中所描述，缓冲器管芯1100a与多 个集成电路存储器管芯1101a-d通信。器件1200具有堆叠在缓冲器管芯1100a上且由触 点1201a-d分开的存储器管芯1101a-d。在实施例中，触点1201a-d是将信号通路1117和 1114耦合到信号通路1202和1203(其耦合到缓冲器接口 1103)的焊球。
图13说明根据实施例具有部署在柔性带1302上的多个集成电路存储器器件 101a-b(器件1301中的101a-c)和缓冲器器件100a的器件1300和1301。如本文中所说 明，缓冲器器件100a与多个集成电路存储器器件通信。部署在柔性带1302上或中的信号 通路1305在多个集成电路存储器器件101a-c和缓冲器100a之间传送信号。在实施例中， 诸如球的栅格阵列1304的触点将多个集成电路存储器器件101a-c中的每个集成电路存储 器器件和缓冲器100a耦合到柔性带1302中的信号通路1305。在实施例中，可以使用粘合 剂1303来将多个集成电路存储器器件101a-c彼此耦合并耦合到缓冲器100a。在实施例 中，器件1300和1301部署在公共封装中。 图14说明具有并排部署且容纳在封装1410中的多个集成电路存储器管芯 1101a-d和1401a-d和缓冲器管芯1100a的器件1400。器件1400具有图11中所说明的类 似组件。如本文所描述，缓冲器管芯1100a与多个集成电路存储器管芯1101a-d和1401a-d 通信。在实施例中，将多个集成电路存储器管芯1101a-d和1401a-d和缓冲器管芯1100a 并排部署在耦合到器件接口 1411的基板1450上。多个集成电路存储器管芯1401a-d由隔 板1402a-c分离。在实施例中，将单一集成电路存储器管芯1101d和单一集成电路存储器 管芯1401d与缓冲器管芯1100a并排部署在一起。器件接口 1411包括触点1104a-f。通过 信号通路1418和1415在缓冲器接口 1103和触点1104a-f之间传送信号。通过信号通路 1417在缓冲器接口 1103和信号通路1116a-d(或集成电路存储器管芯1101a-d)之间传送 信号。类似地，通过信号通路1414在缓冲器接口 1103和信号通路1113a-d(或集成电路存 储器管芯1401a-d)之间传送信号。 图15说明具有分别容纳在独立封装15Ql、1505和1520中的多个集成电路存储器
17管芯1101a-b和缓冲器管芯1100a的器件1500。器件1500具有图11中所示的类似组件。如本文所描述，缓冲器管芯1100a与集成电路存储器管芯1101a-d通信。将集成电路存储器管芯1101a-b和缓冲器管芯1100a部署在包括信号通路1504、 1509、 1515和1518的基板1530上。集成电路存储器管芯1101a包括具有触点1508的存储器接口 1507。集成电路存储器管芯1101b包括具有触点1541的存储器接口 1503。缓冲器管芯1100a包括具有触点1560的缓冲器接口 1103。通过信号通路1515和1518在缓冲器接口 1103和触点1104a_f之间传送信号。通过信号通路1509经由存储器接口 1507和触点1508在缓冲器接口 1103和集成电路存储器管芯1101a之间传送信号。类似地，通过信号通路1504经由存储器接口1503和触点1541在缓冲器接口 1103和集成电路存储器管芯1101b之间传送信号。如本文所描述，器件1500通过触点1104a-f耦合到存储器模块900。 图16说明根据实施例具有SPD 1603的存储器模块。存储器模块1610包括沿SPD1603部署在基板930上的多个集成电路存储器器件(或管芯)或缓冲器器件(或管芯)。图16说明具有可以由放置在基板930上的每个缓冲器器件100a-b存取的单一SPD 1603的存储器模块1610。信号通路1601允许从连接器接口 920和一个或多个缓冲器100a-b来存取SPD 1603。在实施例中，信号通路1601是总线。SPD 1603可以具有通过连接器接口 920和信号通路1601由主设备来写入或读出的配置和/或参数信息。同样地，缓冲器100a-b可以通过信号通路1601写入SPD 1603或从SPD 1603读取。 图17说明根据实施例每个器件1711a-b或数据片a-b具有相关SPD 1720a-b、缓冲器器件(或管芯)100a-b和至少一个集成电路存储器器件101a(或管芯)的存储器模块1710。将多个缓冲器100a-b和相关多个SPD 1720a-b部署在基板930上。使用耦合到连接器接口 920和每个SPD 1720a-b的信号通路1701从SPD 1720a_b存取配置和/或参数信息。尤其是，信号通路1701将器件1711a-b的SPD1720a-b耦合到连接器接口 920。在实施例中，信号通路1701是总线。在替代实施例中，信号通路1701将SPD 1720a和SPD 1720b耦合在菊链或串行拓扑中。在实施例中，器件1711a-b的一个或多个缓冲器器件100a-b可以存取(读取和/或写入)相应SPD 1720a-b。同样，主设备可以使用信号通路1701来存取(读取和/或写入)相应SPD1720a-b。在实施例中，使用头字段或其他标识符来传送配置和/或参数信息，以使得耦合在菊链中的SPD可以将SPD信息转发到预定的目的SPD。
图18说明根据实施例的缓冲器器件100a(或管芯，诸如缓冲器管芯1100a)的方块图。缓冲器100a包括，单独或组合地，缓冲器接口 1103a、接口 1820a-c、冗余和修复电路1883、多路复用器1830、请求和地址逻辑电路1840、数据高速缓冲存储器和标记电路1860、计算电路1865、配置寄存器组1881和时钟电路1870。 在存储器读取操作实施例中，缓冲器100a在信号通路121上从主设备接收可以是分组格式的控制信息(包括地址信息)，且作为响应，在一个或多个信号通路1005上将相应信号发送给存储器器件101a-d中的一个或多个或所有。存储器器件101a-d中的一个或多个可以通过将数据发送给缓冲器100a来响应，其中缓冲器100a通过一个或多个信号通路1006接收数据，且作为响应，将相应信号发送给主设备(或其他缓冲器)。主设备通过一个或多个信号通路121发送控制信息且通过一个或多个信号通路120a接收数据。
通过在分组中绑定控制和地址信息，要求传达到存储器器件101a-d的协议与物理控制/地址接口实现无关。
在存储器写入操作实施例中，缓冲器100a在信号通路121上从主设备接收可以是分组格式的控制信息(包括地址信息)，且在信号通路120a上从主设备接收可以是分组格式的用于一个或多个存储器器件101a-d的写入数据。缓冲器100a随后在一个或多个信号通路1006上将相应信号发送给存储器器件101a-d中的一个或多个或所有，以使得可以存储写入数据。 主设备通过一个或多个信号通路121发送控制/地址/时钟信息，且通过一个或多个时钟通路120a发送写入数据。 在实施例中，对于存储器器件101a-d中的不同存储器器件，可以进行同时写入和/或读取操作。 在实施例中，提供给缓冲器100a的控制信息导致一个或多个存储器器件lOOa-d的一个或多个存储器操作(诸如写入和/或读取操作)，同时可以对缓冲器100b提供相同控制信息，这导致与缓冲器lOOb相关的一个或多个存储器器件100a-d的相同存储器操作。在另一个实施例中，可以对缓冲器100a和缓冲器lOOb提供相同控制信息，但是对于与每个缓冲器100a-b相关的一个或多个存储器器件lOOa-d，发生不同的存储器操作。
在实施例中，缓冲器接口 1103a将信号通路121和120a耦合到如图10中所示缓冲器lOOa。在实施例中，缓冲器接口 1103a对应于如图H、12、14和15中所示缓冲器接口1103。在实施例中，缓冲器接口 1103a包括耦合到信号通路120a以发送和接收数据的收发器1875(即，发送和接收单元)和耦合到信号通路121以接收控制/地址/时钟信息的至少一个接收器电路1892。在实施例中，信号通路121和120a包括点对点链路。缓冲器接口 1103a包括具有连接到点对点链路的至少一个收发器1875的端口。在实施例中，点对点链路包括一个或多个信号线，每个信号线具有不超过两个的收发器连接点。在缓冲器接口1103a上包括两个收发器连接点中的一个。缓冲器接口 1103a可以包括另外的端口以耦合在其他器件和/或存储器模块上的其他缓冲器器件和缓冲器100a之间的另外的点对点链路。如以下更详细描述的，可以使用这些另外的端口以扩展存储器容量。缓冲器100a可以用作点对点链路和其他点对点链路之间的收发器。在实施例中，缓冲器接口 1103a包括重复器电路1899以重复数据、控制信息和/或时钟信号。在实施例中，缓冲器接口 1103a包括旁路电路1898，以在连接器接口部分之间传送信号。 在实施例中，终端1880部署在缓冲器100a上且连接到收发器1875和信号通路120a。在此实施例中，收发器1875包括输出驱动器和接收器。终端1880可以消耗从收发器1875反射(S卩，电压反射)的信号能量。终端1880以及本文描述的其他终端可以单独是电阻器或电容器或电感器或其串联/并联。在替代实施例中，终端1880可以在缓冲器100a外部。例如，终端1880可以部署在存储器模块900的基板910上或用以容纳缓冲器100a的封装上。 接口 1820a包括耦合到信号通路1005以将控制/地址/时钟信息发送到一个或多个存储器器件的至少一个发送器电路1893。在实施例中，接口 1820a包括可以在部署在公共存储器模块或不同存储器模块上的缓冲器之间传送控制/地址/时钟信息的收发器。
接口 1820b包括耦合到信号通路1006以在如图10中所说明的一个或多个存储器器件101a-d和缓冲器100a之间传送数据的收发器1894。 SPD逻辑和接口 1820c包括耦合到信号通路1004以在如图10中所说明的SPD 1002和缓冲器100a之间传送配置和/或参数信息的收发器1896。在实施例中，如图16和17中所说明，接口 1820c用以传送配置和/或参数信息。 根据实施例，多路复用器1830可以在缓冲器接口 100a和接口 1820b之间执行带宽集中操作以及路由来自适当源的数据(即，以来自存储器器件、内部数据、高速缓冲存储器或写入缓冲器的数据子集为目标)。带宽集中的概念涉及组合耦合到多个数据信号通路实施例中的存储器器件的每个数据通路的(较小)带宽以匹配缓冲器接口 1103a利用的(较高)总带宽。在实施例中，使用多个信号通路，其可以耦合到接口 1820b和缓冲器接口1103a之间的吞吐量的多路复用和多路解复用。在实施例中，缓冲器101a利用耦合到接口1820b的多个数据通路的组合带宽，以匹配缓冲器接口 1103a的带宽。 在实施例中，数据高速缓冲存储器和标记电路1860(或高速缓冲存储器1860)可以通过以比多个存储器器件低的存取等待时间特征提供最频繁引用的数据和相关标记地址的存储来改进存储器存取时间。在实施例中，高速缓冲存储器1860包括可以通过在外部信号通路上利用可用数据传输窗以接收写入数据和地址/掩码信息来改进接口连接效率的写入缓冲器。 一旦被接收，将此信息暂时存储在写入缓冲器中直到其准备好通过接口1820b传送到至少一个存储器器件。 计算电路1865可以包括处理器或控制器单元、压縮/解压引擎等，以进一步增强缓冲器100a的性能和/或功能性。在实施例中，计算电路1865控制缓冲器接口 1103a和接口 1820a-c之间的控制/地址/时钟信息和数据的传送。 时钟电路1870可以包括时钟生成器电路(例如，DirectRambus 时钟生成器)，
其可以并入到缓冲器101a中，且因此可以省略对独立时钟生成器件的需要。 在替代实施例中，时钟电路1870包括用于相对于外部时钟信号调整内部时钟信
号的相位或延迟的时钟校准电路，诸如锁相环("PLL")电路或延迟锁定环("DLL")电
路。时钟校准电路可以利用来自现有时钟生成器或内部时钟生成器的外部时钟来提供内部
时钟，以产生与所接收和发送的数据和/或控制信息具有预定时间关系的内部同步时钟信号。 在实施例中，时钟电路1870通过信号通路121接收具有第一频率的第一时钟信号，且使用第一时钟信号产生至存储器器件101a的第二时钟信号(通过接口 1820a)，且还使用第一时钟信号产生至存储器器件101b的第三时钟信号(通过接口 1820a)。在实施例中，第二和第三时钟信号与第一时钟信号具有预定的时间(相位或延迟)关系。
在实施例中，发送电路(诸如图18中所示的收发器1875、1896和1894中)发送包括编码时钟信息的差分信号，且接收器电路(诸如收发器1S75、1896和1894中)接收包括编码时钟信息的差分信号。在此实施例中，包括时钟和数据恢复电路(诸如时钟电路1870)，以提取由接收器电路所接收的数据编码的时钟信息。同样，可以用发送电路所发送的数据来编码时钟信息。例如，可以通过确保在给定数目的数据位上出现最小数目的信号跃迁来将时钟信息编码到数据信号上。 在实施例中，收发器1875发送和接收第一类型的信号(例如，具有预定电压电平和时序的信号)，而收发器1894(和/或发送电路1893)发送和接收第二类型的信号。例如，收发器1875可以发送和接收用于DDR2存储器器件的信号，且收发器1894可以发送和接收用于DDR3存储器器件的信号。
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在实施例中，提供给缓冲器100a的控制信息和/或数据可以具有与从缓冲器100a 提供给一个或多个存储器器件100a-d的控制信息和/或数据不同的协议格式或具有不同 的协议性质。缓冲器100a中的逻辑(例如，计算电路1865)执行所接收和发送的控制信息 和/或数据之间的此协议转换。在实施例中，不同电/信号发送和控制/数据协议的组合 构成接口标准。缓冲器100a可以用作不同接口标准(一个用于存储器模块接口 (例如，连 接器接口 920)且另一个用于一个或多个存储器器件lOOa-d)之间的转换器。例如，一个存 储器模块接口标准可以请求读取部署在存储器模块上的特殊存储器器件中的特殊寄存器。 然而，存储器模块可以具有不包括由存储器模块接口标准所要求的寄存器的存储器器件。
在实施例中，缓冲器100a可以模仿由存储器模块接口标准所要求的寄存器，且因 此允许在不同接口标准下操作的存储器器件lOOa-d的使用。与模块拓扑和架构组合的此 缓冲器功能使得存储器模块能够在使用具有不同接口标准的存储器器件的情况下与一个 接口标准插座兼容。 在实施例中，缓冲器lOOa包括冗余和修复电路1883以测试和修复存储器单元、 存储器器件的行或库、整个存储器器件(或外围电路)和/或缓冲器100a和存储器器件 101a-d之间的信号通路的功能性。在实施例中，在校准操作期间和/或在初始化期间，冗余 和修复电路1883通过使用选定数据通路将预定多个值写入选定存储器器件中的存储位置 (例如，使用收发器1894和存储预定值的查找表)且随后使用选定数据通路从选定存储器 器件读回所存储的预定多个值来周期性地测试存储器器件101a-d中的一个或多个。在实 施例中，当从选定存储器器件的存储位置读取的值与写入存储位置的值不匹配时，冗余和 修复电路1883消除由缓冲器100a对选定存储器器件和/或选定信号通路的存取。在实施 例中，可以选择到不同存储器器件的不同信号通路，且可以再次执行此测试功能。如果选择 不同信号通路导致读取预定值与冗余和修复电路1883中的预定值的精确比较(或测试通 过)，那么此后选择或映射到另一存储器器件内或到另一个存储器器件的不同存储器位置 的不同存储器地址。因此，到有缺陷的存储器位置的将来写入和/或读取操作将不会发生。
在实施例中，通过缓冲器接口 1103a接收打算用于与缓冲器100a耦合的存储器 器件101a-d的数据和控制信息(包括地址信息)的任何多路复用组合，其中缓冲器接口 1103a可以(例如)从数据提取地址和控制信息。例如，可以将控制信息和地址信息解码并 与从信号通路120a上的多路复用数据分离，且在信号通路1895上从缓冲器接口 1103a提 供控制信息和地址信息到请求和地址逻辑电路1840。随后可以将数据提供给可配置串行化 /解串行化电路1891。请求和地址逻辑电路1840产生一个或多个控制信号至发送器电路 1893。 在实施例中，接口 1820a和1820b包括可编程特征。缓冲器100a和存储器器件 101a-d之间的多个控制信号线和/或数据信号线是可编程的以适应不同数目的存储器器 件。因此，随着增加数目的存储器器件，更多专用控制信号线可利用。使用可编程专用控制 线和/或数据线避免了在使用总线以在存储器器件和缓冲器100a之间传送控制信号时发 生的任何可能的加载问题。在另一个实施例中，可以在接口 1820b对每个存储器器件的每 个字节的额外数据选通信号进行编程，以适应不同类型的存储器器件，诸如请求此信号的 传统存储器器件。在另一个实施例中，可以对接口 1820a和1820b进行编程以存取不同存 储器器件宽度。例如，可以对接口 1820a和1820b进行编程以连接到16〃 X4〃宽度存储器器件、8" X8〃宽度存储器器件或4〃 X16"宽度存储器器件。同样，缓冲器接口 1103a 具有用于信号通路120a的可编程宽度。 可配置串行化/解串行化电路1891根据所存储的串行化比率来执行串行化和解 串行化功能。由于将存储器器件存取宽度从其最大值降低，所以同等地降低了存储器器件 存取粒度(以数据量子来测量)，且可以使用存取交织或多路复用方案以确保可以存取存 储器器件101a-d内的所有存储位置。可以根据存储器器件存取宽度改变来增加或减少信 号通路1006的数目。可以将信号通路1006再分为几个可寻址子集。事务的地址将确定信 号通路1006的哪个目标子集将用于事务的数据传送部分。此外，可以基于期望串行化比 率来配置用以与一个或多个存储器器件101a-d通信的接口 1820a和1820b中所包括的收 发器、发送器和/或接收器的数目。通常，可以通过启用或停用在一个或多个存储器器件 101a-d和缓冲器接口 1103a之间的给定传送中多少收发器有效来实行收发器的配置。在实 施例中，在缓冲器接口 1103a传送数据的数据速率是耦合到存储器器件101a-d的一个或多 个信号通路1006上传送数据的数据速率的多倍或比率。 缓冲器100a提供高程度的系统灵活性。可以通过修改缓冲器100a来逐步采用存 储器器件的新接口标准，以与支持较旧接口标准的主设备或存储器系统一起操作。在实施 例中，可以使用较旧存储器模块接口或插座来插入存储器模块，同时可以在存储器模块上 部署新一代存储器器件。可以保持与现有代的存储器器件的向后兼容性。类似地，可以逐 步采用新一代主设备或控制器，这利用了新一代存储器器件的特征，同时保持与现有代存 储器器件的向后兼容性。类似地，可以在用于特定应用的单一公共封装中包括具有不同成 本、功率要求和存取时间的不同类型的存储器器件。 图19说明实施例中的集成电路存储器器件1900(或存储器管芯)。在实施例中， 集成电路存储器器件1900与一个或多个集成电路存储器器件101a-d相对应。集成电路 存储器器件1900包括存储器核1900b和存储器接口 1900a。信号通路1950a_b、 1951a-b、 1952和1953耦合到存储器接口 1900a。信号通路1950a_b传送读取和写入数据。信号通 路1951a-b分别传送地址信息，诸如分组中的行地址和列地址。信号通路1952传送控制信 息。信号通路1953传送一个或多个时钟信号。在实施例中，信号通路1950a-b与图10中 所示的信号通路120a相对应，且信号通路1951a-b、1952和1953与图10中所示的信号通 路121相对应。 存储器接口 1900a包括用于在存储器器件1900和信号通路1950a_b、 1951a_b、 1952和1953之间传送信号的至少一个发送器和/或接收器。写入多路解复用器 ("demux") 1920和读取多路复用器("mux") 1922耦合到信号通路1950a，而写入demux 1921和读取mux 1923耦合到信号通路1950b。写入demux 1920-21将写入数据从信号通 路1950a-b提供到存储器核1900b (尤其是感测放大器0_2a和0_2b)。读取mux 1922-23 将读取数据从存储器核1900b提供到信号通路1950a-b (尤其是感测放大器Na和Nb)。
Demux和行分组解码器1910耦合到信号通路1951a，且Demux和列分组解码器 1913耦合到信号通路1951b。 Demux和行分组解码器1910解码分组且向行解码器1914提 供行地址。Demux和列分组解码器1913向列和掩码解码器1915提供列地址和掩码信息。
控制寄存器1911耦合到信号通路1952，且响应寄存器值向行解码器1914和列和 掩码解码器1915提供控制信号。
时钟电路耦合到信号通路1953，以响应在信号通路1953上传送的一个或多个时 钟信号来提供发送时钟信号TCLK和接收时钟信号RCLK。在实施例中，写入demux 1920和 1921响应接收时钟信号RCLK的边缘来将写入数据从信号通路1950a-b提供给存储器核 1900b 。在实施例中，读取mux 1922和1923响应发送时钟信号TCLK的边缘将读取数据从 存储器核1900b提供给信号通路1950a-b。在实施例中，时钟电路在信号通路1953上产生 时钟信号(至缓冲器器件)，该时钟信号与在信号通路1950a-b上输出的读取数据具有时间 关系。 行解码器1914和列和掩码解码器1915将控制信号提供给存储器核1900b。例 如，响应行命令，使用感测放大器来感测存储在存储器库中多个存储单元中的数据。通过从 demux和行分组解码器1910提供给行解码器1914的行地址来识别将被感测的行。响应由 demux和列分组解码器1913提供的列地址(和可能的掩码信息)，选择由感测放大器感测 的数据的子集。 存储器核1900b的存储器库O-N中的存储器库包括具有二维存储单元阵列的存储 器阵列。在实施例中，存储器库O-N包括存储单元，其可以是DRAM单元、SRAM单元、FLASH 单元、铁电RAM( "FRAM")单元、磁阻或磁RAM( "MRAM")单元或其他存储器存储单元的同 等类型。在实施例中，集成电路存储器器件1900是DDR集成电路存储器器件或后一代存储 器器件(例如，DDR2或DDR3)。在替代实施例中，集成电路存储器器件1900是XDRTMDRAM集 成电路存储器器件或Direct Rambus DRAM(〃 DRDRAM〃 )存储器器件。在实施例中，集 成电路存储器器件1900包括具有容纳在公共封装中的不同类型存储单元的不同类型存储 器器件。 图20A-B说明存储器模块接口部分和多个集成电路缓冲器器件之间的信号通路。 尤其是，图20A说明每个缓冲器器件lOOa-d如何具有耦合到每个连接器接口部分920a-h 的数据信号的信号通路。在实施例中，图20A-B说明如图9A-C中所示的包括多个存储器器 件的存储器模块900的连接器接口和缓冲器器件之间的信号通路。例如，示出图20A的扩 展部分的图20B说明数据信号通路2003和2004如何在连接器接口部分920a和920e和缓 冲器器件100a之间数据信号。图20A还说明用于控制/地址信号的信号通路(诸如，控 制/地址信号通路2001和2002)如何将连接器接口部分930a和930b耦合到缓冲器器件 lOOa-d。在实施例中，每个信号通路2001和2002是如图1中所示的多点总线。
图21A-D说明包括主设备2101和具有多个集成电路存储器器件的至少一个存储 器模块的存储器系统点对点拓扑。(为了清晰起见，在图21A-D、22A-C、23A-C和24A-B中未 示出相应存储器模块上的多个存储器器件)。在实施例中，图21A-D、22A-C、23A-C和24A-B 说明存储器模块(诸如图9A-C中所示出的存储器模块900)和其他存储器模块和/或主设 备之间的信号通路。图21A-D说明扩展存储器容量和带宽以及不同配置。尤其是，主设备 2101通过动态点对点("DPP")系统2100a中的信号通路2120、2121a_b、2122和2123来 耦合到接口 (诸如插座)2102和2103。在实施例中，主设备2101、接口 2102和2103以及 信号通路2120、2121a-b、2122和2123部署在诸如印刷电路板("PCB")的基板上。在实施 例中，可以将存储器模块插入接口 2102和2103和/或从接口 2102和2103移走(空缺)。 在实施例中，信号通路2120、2121a-b、2122和2123是PCB上的信号轨迹。在实施例中，信号 通路2120和2121a-b在存储器模块上的数据信号通路(诸如图1中所示的信号通路120a和120b)和主设备2101之间提供数据。在实施例中，信号通路2122和2123将控制/地址 信息从主设备2101提供给存储器模块(通过接口 2102和2103，且尤其是存储器模块的连 接器接口部分930b)。尤其是，将控制/地址信息从信号通路2122和2123提供给存储器模 块上的信号通路(诸如图1中所示的信号通路121)。 图21A说明同时存取耦合到接口 2102和2103的存储器模块中的两个缓冲器器件 的DPP系统2100a。响应从主设备2101提供在信号通路2122和2123上的控制和地址信 息，两个缓冲器101a分别将数据从连接器接口部分920a和920e同时输出到耦合到主设备 2101的信号通路2120和2121a上。在实施例中，信号通路2120和2121a是点对点链路。 在实施例中，点对点链路包括一个或多个信号线，每个信号线通常具有两个收发器连接点， 每个收发器连接点耦合到发送器电路、接收器电路或收发器电路。例如，点对点链路可以包 括耦合在一端上或一端附近的发送器电路和耦合在另一端上或另一端附近的接收器电路。 点对点链路可以与点对点连接或点对点耦合同义且可互换。 在实施例中，沿信号线的收发器点的数目可以在点对点链路和总线之间有区别。 例如，点对点链路通常包括仅两个收发器连接点，而总线通常包括多于两个收发器点。在一 些实例中，可以将点对点链路与汇流信号线混合，其中汇流信号线可以用以提供诸如维护、 初始化或测试的边带功能性。 点对点链路的几个实施例包括多个链路拓扑、信号发送、时钟控制和信号通路类
型。具有不同链路架构的实施例包括同时双向链路、时间多路复用双向链路和多个单向链
路。可以在这些链路拓扑的任何拓扑中使用电压或电流模式信号传输。 图21B说明具有用于存取耦合到接口 2103的存储器模块中的缓冲器器件101a的
连续性模块系统2100b的DPP，其中同时连续性存储器模块2105耦合到接口 2102。在实施
例中，主设备2101在信号通路2122和2123上输出单一控制/地址信息组。响应单一控制
/地址信息组，从耦合到接口 2103的存储器模块的连接器接口 920a和920e输出数据。通
过信号通路2121b和连续性存储器模块2105中的旁路电路在信号通路2120上将数据提供
给主设备2101。旁路电路将数据从连接器接口部分920e传递到连续性存储器模块2105中
的连接器接口部分920a。同样，通过信号通路2121a将数据提供给主设备2101。 图21C说明除了存储器模块中的缓冲器器件101a(而不是连续性存储器模块
2105)包括用于将数据从连接器接口部分920e传递到插入接口 2102中的存储器模块的连
接器接口部分920a的旁路电路之外与系统2100b类似的DDP旁路系统2100c。 图21D说明除了从耦合到接口 2102的存储器模块的缓冲器器件101a存取数据且
耦合到接口2103的存储器模块的缓冲器器件101a包括用于将数据从连接器接口部分920a
传递到连接器接口部分920e的旁路电路之外与系统2100c类似的DDP旁路系统2100d。 在实施例中，在信号通路2122和2123上，在来自时钟源或主设备2101的不同信
号通路上，或沿数据信号通路2121a-b提供时钟信号或时钟信息。 图22A-C说明包括主设备2101和具有多个集成电路存储器器件的至少一个存储 器模块的存储器系统菊链拓扑。尤其是，图22A-C说明与系统2100a-d相比较，当存取实施 例中的单一存储器模块时如何获得带宽的一半。图22A说明菊链系统2200a，包括耦合到接 口 2103的存储器模块中的缓冲器101a，其响应由主设备2101输出到信号通路2122和2123 上的单一控制/地址信息组而在信号通路212a上提供数据(通过连接器接口部分920e)。没有模块耦合到接口 2102。 图22B说明除了存储器模块耦合到接口 2102之外与系统2200a类似的菊链系统 2200b。 图22C说明除了从存储器模块中的缓冲器器件lOla存取的数据耦合到接口 2102 而不是接口 2103之外与系统2200b类似的菊链系统2200c。耦合到接口 2103存储器模块 中的缓冲器101a提供允许在接口部分920a接收数据且在耦合到接口 2103的存储器模块 的接口部分920e输出数据的旁路电路。因此，数据被从信号通路2121b传递到信号通路 2121a且最后到达主设备2101。 图23A-C和24A-B说明包括主设备以将控制/地址信息提供给多个集成电路缓冲 器器件的存储器系统拓扑。尤其是，图23A说明包括分别通过信号通路2311和2310将控 制/地址信息提供给存储器模块2301a和2301b (尤其是提供给每个存储器模块上的集成 电路缓冲器器件101a-d)的主设备2101的专用/飞越系统2300a。在实施例中，信号通路 2310和2311分离且承载用于每个相应存储器模块的控制/地址信息。在实施例中，信号通 路2311不通过或包括存储器模块2301b中的信号通路。在实施例中，信号通路2311不通 过或包括诸如插座的用于存储器模块2301b的接口 。图23A-C、24A-B和25A-B中的双头箭 头说明在存储器模块2301a-b (且尤其是从缓冲器器件)和主设备2101之间在独立数据通 路上传送的数据信息(读取和写入数据)。在实施例中，在信号通路2310和2311上，在来 自时钟源或主设备2101的不同信号通路上，或沿数据信号通路提供时钟信号或时钟信息。
信号通路2311在终端2350a结束且信号通路2310在终端2350b结束。在实施例 中，终端2350a的阻抗与存储器模块2310a上的信号通路2311 (多点总线2320a)的一部分 的阻抗(ZO)匹配，且终端2350b的阻抗与存储器模块2310b上的信号通路2310 (多点总线 2320b)的一部分的阻抗(Zl)大致匹配。在实施例中，阻抗Z0大约等于阻抗Z1。在实施例 中，将终端2350a和2350b单独或组合地部署在存储器模块、缓冲器器件或用以容纳缓冲器 器件的封装上。图23B说明除了单一信号通路2320将控制/地址信息从主设备2101提 供到存储器模块2301a和2301b (尤其是提供到每个存储器模块上的集成电路缓冲器器件 101a-d)之外与系统2300a类似的Stub/飞越系统2300b。在实施例中，存储器模块2301a 和2301b包括耦合到部署在存储器模块2301a-b上的单一公共信号通路2320的stub/内 部信号通路(多点总线)2320a-b。在实施例中，信号通路2320的一部分通过或包括诸如 插座的用于存储器模块2301b的接口。存储器模块2301a和2301b与系统2300a类似地结 束。 图23C说明除了单一信号通路2320将控制/地址信息从主设备2101提供到存储 器模块2301a和2301b (尤其是提供到每个存储器模块上的集成电路缓冲器器件lOla-d) 而没有在如图23B中所说明的那样使用相应存储器模块上stub之外与系统2300a类似 的蜿蜒形系统2300c。在实施例中，单一信号通路2330将主设备2101耦合到存储器模块 2301a和230lb。在实施例中，信号通路2330包括主设备2101和存储器模块2301b之间的 第一外部信号通路部分；部署在存储器模块2301b上且耦合到第一信号通路部分以及到相 应缓冲器器件101a-d的第二信号通路部分；耦合到第二信号通路部分且也耦合到存储器 模块2301a的第三外部信号通路部分2331 ;以及部署在存储器模块2301a上且耦合到第三 信号通路部分2331以及到存储器模块2301a上的相应缓冲器器件lOla-d的第四信号通路
25部分。在实施例中，不将终端2350a部署在存储器模块2301a上，以确保存储器模块可互换。 可以将终端2350a部署在PCB上或系统中的其他地方。 图24A说明除了存储器模块2401a_b包括通过树形结构/拓扑信号通路2413耦 合的缓冲器器件101a-d之外与系统2300a类似的专用/树形系统2400a。树形结构/拓扑 也可以称为"叉状"、"T"或"混合T"拓扑。尤其是，存储器模块2401a通过部署在存储器模 块2401a上随后分支成信号通路2413b和2413c的信号通路2413a耦合到信号通路2311。 信号通路2413b随后通过分支或信号通路2413d和2413e耦合到缓冲器器件101a和101b。 同样地，信号通路2413c通过分支或信号通路2413f和2413g耦合到缓冲器器件101c和 101d。在实施例中，存储器模块2401b具有类似的树形结构信号通路2413以将缓冲器器件 lOla-d耦合到信号通路2310。 图24B说明与图24A中说明的系统2400a类似在存储器模块2401a_b中具有树形 结构信号通路2413的stub/树形系统2400b。系统2400b说明包括将主设备2101分别耦合 到存储器模块2401a和2401b的stub/信号通路2320a和2320b的信号通路2320。 stub/ 信号通路2320a耦合到部署在存储器模块2401a上的信号通路2413a，且stub/信号通路 2320b耦合到部署在存储器模块2401b上的信号通路2413a。 在实施例中，在缓冲器101a-d、存储器模块2401a_b和/或系统中的其他地方上 (诸如，PCB上)部署终端。 图25A-B说明具有不同存储器容量或不同大小的地址空间的存储器模块。尤其 是，第一存储器模块上的存储器模块地址空间2501比第二存储器模块上的存储器模块地 址空间2502大。在实施例中，存储器模块地址空间2501是存储器模块地址空间2502的两 倍大。例如，存储器模块地址空间2501可以存储2千兆字节(GB)的信息，且存储器模块地 址空间2502可以存储1GB的信息。增加部署在存储器模块上的集成电路存储器器件的数 目或密度可以增加地址空间。 图25A说明如何使用可用信号通路宽度的一半(或部分)(例如，总线宽度的一 半)来存取存储器模块地址空间2501的第一部分(重叠地址空间)，同时使用可用信号通 路宽度的另一半来存取存储器模块地址空间2502。 图25B说明较大容量存储器模块如何能够通过存取直接耦合到较大容量存储器 模块的可用信号通路宽度的第一半(或部分)且通过使用绕过较小容量存储器模块存取耦 合到较小容量存储器模块的可用信号通路宽度的第二半(或部分)来使用全部信号通路。 图26-29说明在多个实施例中如何存取较大存储器模块的非重叠地址空间。
图26A-B说明在不同操作模式(第一操作模式和第二操作模式(或旁路模式)) 期间存取不同大小/容量(地址空间)存储器模块的系统2600。系统2600包括通过信号 通路2610耦合到存储器模块2601和通过信号通路2612耦合到存储器模块2602的主设备 2101。存储器模块2601和2602通过信号通路2611耦合。在实施例中，存储器模块2601 和2602表示包括如本文所描述的集成电路存储器器件和缓冲器器件的存储器模块。在实 施例中，存储器模块2601具有比存储器模块2602大的地址空间。在实施例中，信号通路 2610-2612是提供读取/写入数据的点对点链路。在实施例中，如在本文所描述的独立信号 通路上提供控制/地址/时钟信息。存储器模块2601和2602可以包括旁路电路2630a-b。
在图26A中说明的第一操作模式(或非旁路模式)中，响应由主设备2101提供给存储器模块2601的控制/地址信息，在信号通路2610上将读取数据2601a (存储在重叠地 址空间中)从存储器模块2601提供至主设备2101 。类似地，响应由主设备2101提供给存储 器模块2602的控制/地址信息，在信号通路2612上将读取数据2602a (存储在重叠地址空 间中)从存储器模块2602提供至主设备2101。在第一操作模式中，不使用信号通路2611。
在图26B中说明的第二操作模式(或旁路模式)中，响应由主设备2101提供给存 储器模块2601的控制/地址信息，在信号通路2610上将读取数据260 lb (存储在存储器模 块2601的非重叠地址空间中)从存储器模块2601提供至主设备2101。响应由主设备2101 提供给存储器模块2601的控制/地址信息，在信号通路2611上将读取数据260lc (存储在 存储器模块2601的非重叠地址空间中)提供至存储器模块2602。旁路电路2630b随后将 读取数据2601c提供给信号通路2612且最终提供给主设备2101。 可以与在第一和第二操作模式期间如何获得读取数据类似地将写入数据从主设 备2101提供给存储器模块2601和2602。 在实施例中，响应来自主设备2101或其他电路的控制信号或响应读取存储在部 署在系统2600上的器件(诸如缓冲器或控制器器件上的SPD器件或寄存器)中的独立存 储电路中的配置信息来确定操作模式。可以在初始化时、周期性地或在系统2600的校准期 间确定操作模式。 在实施例中，旁路电路2630a-b(以及图27中所示的旁路电路2630c-d)与以下描 述且图29中所示的旁路电路2900和/或图18中所示的旁路电路1898相对应。在实施例 中，这些旁路电路可以集成在模块上的缓冲器器件上。 图27说明包括通过接口 2701a-d耦合到至少四个存储器模块2701-2704的主 设备2101的系统2700。在实施例中，接口 2701a-d是部署在诸如背板、主板或PCB的基 板上的凹形插座，以容纳存储器模块2701-2704的凸形边缘接口。在实施例中，存储器模 块2701-2704表示包括本文所描述的集成电路存储器器件和缓冲器器件以及旁路电路 2630a-d中的至少一个的存储器模块。 主设备2101通过信号通路2710耦合到存储器模块2701。信号通路2711将存储 器模块2701耦合到存储器模块2704。在实施例中，响应提供给存储器模块2704的控制/ 地址信息，旁路电路2630a允许在信号通路2711和2710之间传送去往或来自主设备2101 的读取和写入数据。 主设备2101通过信号通路2712耦合到存储器模块2702。信号通路2713将存储 器模块2702耦合到存储器模块2703。信号通路2714将存储器模块2703耦合到存储器模 块2704。在实施例中，响应提供给存储器模块2702-04的控制/地址信息，旁路电路2630b 和2630c允许在信号通路2712和2713以及信号通路2713和2714之间传送去往或来自主 设备2101的读取和写入数据。 主设备2101通过信号通路2714耦合到存储器模块2703。信号通路2716将存储 器模块2703耦合到存储器模块2704。在实施例中，响应提供给存储器模块2703-04的控 制/地址信息，旁路电路2630c允许在信号通路2714和2716之间传送去往或来自主设备 2101的读取和写入数据。 主设备2101通过信号通路2717耦合到存储器模块2704。在实施例中，响应提供 给存储器模块2704的控制/地址信息，在信号通路2717上传送去往或来自主设备2101的读取和写入数据。 图28A-B说明在操作与系统2600类似的不同操作模式期间存取不同容量/大小 (地址空间)存储器模块的系统2700。图28A说明在第一操作模式中存取数据，诸如从可以 部署在接口 2701a-d中的不同大小存储器模块存取读取数据。表2810说明在第一操作模 式期间如何可以将不同大小存储器模块部署在相应接口 2701a-d中。例如，如由表2810的 第一行指示，接口 2701a-d可以耦合到所有"小"尺寸存储器模块。或者，如由表2810的倒 数第二行指示，接口 2701a可以耦合到"大"尺寸存储器模块浪口 2701b可以耦合到"小" 尺寸存储器模块；接口 2701c可以耦合到"大"尺寸存储器模块；且接口 2701d可以耦合到 "小"尺寸存储器模块。 在图28A中所说明的第一操作模式(非旁路模式)中，在信号通路2717上提供数 据2810a ;在信号通路2714上提供数据2820a ;在信号通路2712上提供数据2830 ;且在信 号通路2710上提供数据2840。 表2820说明在第二操作模式(旁路模式)期间如何将不同尺寸的存储器模块部 署在相应接口 2701a-d中。例如，如由表2820的第一行所指示，接口 2701c-d可以耦合到 "小"尺寸存储器模块，且接口 2701a-b包括旁路电路2802和2801。或者，接口 2701c可以 耦合到"大"尺寸存储器模块；且接口 2701d可以耦合到"小"尺寸存储器模块。如由表2820 所指示，接口 2701a-b包括旁路电路2802和2801。 在如图28B所说明的第二操作模式(旁路模式)中，在信号通路2717上提供读取 数据2810b且在信号通路2711和2710上提供(通过旁路电路2802)读取数据2810c。在 信号通路2714上提供读取数据2820b且在信号通路2713和2712上提供(通过旁路电路 2801)读取数据2810c。 在实施例中，在连续性模块、集成电路缓冲器器件、接口 (例如，插座)和/或存储 器模块中部署旁路电路2801/2802。在实施例中，旁路电路2801和2802是传导元件，诸如 可以手动部署在接口或存储器模块上的金属轨迹或配线。在实施例中，旁路电路2801和 2802与图29中所示的旁路电路2900相对应。 图29说明根据实施例的写入操作中使用的旁路电路2900。旁路电路2900包括耦 合到包括信号通路DQ
和RQ的信号通路的接收器和发送器电路2901a-e和2902a-d。 在实施例中，旁路电路2900包括在集成电路缓冲器器件中，诸如与部署在存储器模块上的 缓冲器接口 1103a中的旁路电路1898相对应，和/或与图26A-B和27中所示的旁路电路 2630a-d相对应。例如，信号通路DQ
耦合到连接器接口部分920a且信号通路DQ [2:3] 耦合到如图20A-B中所示的连接器接口部分920b。在实施例中，信号通路DQ
耦合到 相邻主设备或存储器模块，且信号通路DQ[2:3]耦合到存储器系统中的存储器模块。
接收器电路2901a-d从信号通路DQ
接收写入数据信号，且将写入数据提供 给数据宽度转换器电路2950和/或通过发送器2902a-d和旁路元件2905-2910返回至信 号通路。接收器电路2901e从信号通路RQ接收写入地址信号，且将写入地址提供给数据宽 度转换器电路2950。接收器电路290la耦合到旁路元件2906和2908，以响应提供给旁路 元件2906和2908的控制信号(未图示)来将所接收的数据信号重新路由至发送器电路 2902b和2902c。接收器电路290lb耦合到旁路元件2905和2910，以响应提供给旁路元件 2905和2910的控制信号(未图示)来将所接收的数据信号重新路由至发送器电路2902a
28和2902d。接收器电路2901c耦合到旁路元件2907，以响应提供给旁路元件2907的控制信 号(未图示)来将所接收的数据信号重新路由至发送器电路2902a。接收器电路2901d耦 合到旁路元件2909，以响应提供给旁路元件2909的控制信号(未图示)来将所接收的数据 信号重新路由至发送器电路2902b。 如可以看出，可以将写入数据从单一信号通路DQO重新路由至另一个单一信号通 路DQ1。同样可以将写入数据从两个信号通路DQ0和DQ1重新路由至信号通路DQ2和DQ3。
在实施例中，旁路元件2905-2910独立地用作相应开关，以允许将信号(由电压电 平表示)从接收器电路传送至发送器电路。在实施例中，旁路元件2905-2910是半导体，诸 如具有提供给半导体栅极的控制信号(诸如电压)同时源极和/或漏极耦合到发送器和/ 或接收器电路的负和/或正通道金属氧化物(NMOS/PMOS)半导体。在替代实施例中，可以 使用其他类型的半导体或开关。在实施例中，提供给旁路元件2905-2910的控制信号(未 图示)由主设备2101提供或来自诸如SPD器件的可编程寄存器。在实施例中，控制信号由 主设备在读取存储在一个或多个SPD器件中的存储器模块的存储器容量信息之后提供。在 实施例中，可以响应手动跳线、可编程熔丝或寄存器来提供被提供给旁路元件的控制信号。 在实施例中，可以由一个或多个集成电路缓冲器器件响应一个或多个集成电路缓冲器器件 读取所接收的地址/控制信息来提供被提供给旁路元件的控制信号。例如，当接收了识别 未在特殊存储器模块(非重叠地址空间或较小容量存储器模块)上提供的存储器位置的地 址时，可以将控制信号从接收地址/控制信息(以旁路模式)的集成电路缓冲器器件提供 给旁路元件，以使得能够将数据从较大容量存储器模块重新路由至另一个目的地(诸如， 主设备)。 在实施例中，可以将旁路元件2905-2910部署在接收器和发送器电路2901a-d和 2902a-d前或左也可以在数据宽度转换器电路2950 (例如，在时钟障碍器或边界之后)中或 后(右)。可以将旁路元件2905-2910部署在主设备、接口 (诸如插座)和/或存储器模块 (缓冲器器件外部)中。也可以将旁路元件2905-2910部署在与集成电路缓冲器器件的接 口相对的集成电路缓冲器内部，或者在集成电路存储器器件中。 在实施例中，重新路由写入数据可以由发送器电路使用由接收器电路在接收读取 数据中使用的不同或相同时钟信号来再同步。同样，可以用快速模拟方式来发送已经由旁 路元件重新路由的写入数据。 通过集成电路缓冲器器件在信号通路DQ_DRV
上提供来自部署在存储器模 块上的集成电路存储器器件的存储读取数据。将读取数据阶级化且由选择器电路(诸如多 路复用器(mux) 2903a-d)和延迟电路2904a-d响应DELAY
控制信号来对读取数据提 供延迟。将信号通路DQ—DRV
输入到延迟电路2904a_d和mux2903a-d的第一输入("0 输入")，同时将延迟电路2904a-d的输出提供给mux 2903a-d的第二输入("l输入")。 DELAY
控制信号选择mux 2903a_d的输出或是否将延迟引入信号通路DQ—DRV
上 的读取数据中。在实施例中，延迟电路2904a-d可以响应控制信号(未图示)来引入可编 程延迟。可以与如上所述提供给旁路通路2905-2910的控制信号类似地提供被提供给延迟 电路2904a-d的控制信号和DELAY
控制信号。 在实施例中，延迟电路2904a-d是可以将可编程延迟引入信号通路DQ_DRV
上的读取信号的反相器、寄存器和/或一系列反相器和/或寄存器。由延迟电路2904a-d提供给读取数据的延迟量可以比用于将读取数据提供给延迟电路2904a-d的时间量长或 比数据周期时间长。 在实施例中，可以将多路复用器2903a-d和延迟电路2904a-d部署在接收器和发 送器电路2901a-d和2902a-d前或左边。例如，可以将多路复用器2903a-d和延迟电路 2904a-d部署在主设备、接口 (诸如插座)和/或存储器模块中。在实施例中，可以将多路 复用器2903a-d和延迟电路2904a-d部署在数据宽度转换器电路2950中和/或数据宽度 转换器电路2950左边。例如，可以将多路复用器2903a-d和延迟电路2904a-d部署在与集 成电路缓冲器器件的接口相对的集成电路缓冲器内部或集成电路存储器器件中。
提供给信号通路DQ—DRV
上的读取数据的延迟(如果有的话)的量或阶级化 取决于系统用以将读取数据提供给主设备的信号通路(在存储器模块和主设备之间)(或 将读取数据从存储器模块传送到主设备和/或另一个存储器模块的时间量或飞越时间)。 例如，在图26B所示的系统2600中，将延迟引入数据260lb中，以使得数据2601b在与数据 2601c到达主设备2101大约相同的时间到达主设备2101，因为数据2601c沿信号通路2611 和2612上的较长通路(与数据2601b相比较)行进以及通过存储器模块2602(或至少通 过存储器模块2602的集成缓冲器器件和/或接口 )。 数据宽度转换器电路2950可以配置以将多种宽度的数据转换成适用于部署在存 储器模块上的固定宽度存储器管芯或器件的数据。根据一些实施例，数据宽度转换器电路 2950使用数据掩码信号以选择性防止存储器存取物理地址的子集。此数据掩码将存储器 管芯的物理地址位置划分为物理地址位置的两个或两个以上暂时子集，从而有效增加了特 殊存储器管芯中唯一可寻址位置的数目。如本文所使用，术语"宽度"指用以表示数据的位 数。 数据宽度转换器电路2950允许诸如存储器模块2601和2602的存储器模块在 不改变内部存储器器件/管芯接口的宽度的情况下改变其外部存储器模块接口的有效宽 度。因此，存储器系统可以支持第一操作模式和第二操作模式(旁路模式)。在旁路操作 模式中，存储器模块2601使用信号通路2610以及信号通路2611和2612 (通过存储器模块 2602)。 根据实施例，数据宽度转换器电路2950可以将信号通路DQ
上宽度一、二或 四的数据转换成信号通路IDQ
上的四位宽数据。地址转换器电路2970将信号通路RQ 上的地址信号转换成耦合到一个或多个存储器器件的信号通路IRQ。此灵活性允许在可扩 充的点对点存储器拓扑中使用存储器模块的一个或多个组合。类似地，数据宽度转换器电 路2950可以将信号通路IDQ
上宽度一、二或四个的数据转换成信号通路DQ
上 的四位宽数据。 数据宽度转换器电路2950包括数据转换器电路2960、地址转换器电路2970和 DLL 2980。 DLL 2980产生锁定到(或具有时间关系)通常来自相关主设备或时钟生成器 器件的类似识别输入差分时钟信号CLK的内部差分时钟信号ICLK。尽管未图示，但是部署 在存储器模块上的存储器器件可以从数据宽度转换器电路2950或主设备接收相同或类似 时钟信号CLK。响应配置信号CFG，数据转换器电路2960和地址转换器电路2970在写入周 期将数据信号通路DQ
上宽度一、二或四的数据转换成信号通路IDQ
上的四位 宽数据；且相反地在读取周期将信号通路IDQ
上的四位宽数据转换成外部信号通路DQ
中的一个或多个上的宽度一、二或四位宽数据。在一个实施例中，将第二存储器模 块插入具有两个连接器的母板自动地确定配置信号CFG，从而导致两个存储器模块的每一 个将其自身配置为半宽度(例如，两位而不是四位)模块。在其他实施例中，配置信号CFG 来自可以由主设备寻址的存储器模块上的寄存器(例如，在数据宽度转换器电路2950内) 且在引导时间设置(诸如通过BI0S)。在其他实施例中，在读取存储在SPD器件中的值之后 提供配置信号CFG。通常，外部存储器模块接口传输数据宽度N的数据信号，内部存储器器 件接口传输数据宽度M的信号，且配置信号CFG指示N与M的比率。 一些实施例使用PLL 来替代DLL 2980。 部署在存储器模块上的固定宽度存储器器件可以包括可以用在部分写入操作的 支持中的掩码线/信号通路或管脚。例如，双数据速率"DDR"存储器管芯包括数据掩码管 脚匿且单一数据速率"SDR"存储器管芯包括数据掩码管脚DQM。本文详述的存储器模块可 以使用数据掩码功能以使用固定宽度存储器器件产生可变宽度模块。在实施例中，将数据 掩码信号匿从数据转换器电路2960输出到一个或多个存储器器件，以同步写入操作。以 下描述的图30A-B说明实施例中使用数据宽度转换器电路2950的写入操作。
在实施例中，旁路电路2900包括旁路元件2905-2910且无多路复用器2903a_d和 延迟电路2904a-d。在替代实施例中，旁路电路2900包括多路复用器2903a-d和延迟电路 2904a-d且无旁路元件2905-2910。例如，图26B中所示的存储器模块2601且尤其是旁路 电路2630a可以包括多路复用器2903a-d和延迟电路2904a-d以对数据2601a提供延迟而 无旁路元件2905-2910。相反地，存储器模块2602且尤其是旁路电路2630b可以包括旁路 元件2905-2910以重新路由数据2601c但是无多路复用器2903a_d和延迟电路2904a-d来 提供延迟。在实施例中，将旁路电路2900部署在不包括集成电路缓冲器器件的存储器系统 中。 图30A-B说明描绘在第一操作模式和第二操作模式(旁路模式)中使用数据宽度 转换器电路2950的存储器系统或存储器模块的操作的一对时序图表3000和3001。可以在 外部信号通路DQ
上作为四个八符号突发(图30B中示出了信号通路DQ0上的单一八 符号突发OA-OH)和信号通路RQ上的地址A发送将写入部署在存储器模块上的单一存储器 器件中的公共地址A的数据。例如，信号通路DQO传输OA-OH八个二进制符号以存储在存 储器模块上的固定宽度存储器器件中的物理地址位置A上。在实施例中，三个剩余信号通 路DQ[1:3]同样可以传输八个符号以存储在地址位置A上。当使用所有信号通路DQ
时，将存储在给定地址A上的符号的总数目可以是三十二 (八的四倍)。数据宽度转换器电 路2950可以通过信号通路IDQ
和IRQ将三十二个符号和相应的地址A传输到存储器 器件。其他实施例中，突发长度可以更长或更短。 在实施例中，数据宽度转换器电路2950使用掩码信号匿将固定宽度存储器器件 中的寻址物理位置划分为在时域中单独寻址的存储器位置的子集(可以称为"时间分片" 的过程)。例如，最重要位(MSB)或地址A中的任何其他位导致数据转换器电路2960(通过 从地址转换器电路2970到数据转换器电路2960的信号)确定掩码信号匿(匿=1)以阻 碍写入具有地址A的第一位置集，且随后解除确定掩码信号匿(匿=0)以允许写入具有地 址A的第二位置集。此过程随后可以重复。 图30A说明在旁路操作模式(S卩，如图27和28B中说明的旁路存储器模块2701和2702)中如何通过数据宽度转换器电路2950在信号通路IDQ
上输出从两个外部信号 通路DQ
提供的数据。在实施例中，在信号通路2717中包括信号通路DQ0，且在信号通 路2711中包括信号通路DQ1。从主设备2101在信号通路2717上提供数据OA-OH，同时也 通过存储器模块2701和信号通路2710由主设备2101在信号通路2711上提供数据1A-1H。
在实施例中，在时域中二等分存储器模块2704 (即，存储器器件)中的地址空间。 使用地址A的外部地址位的一个以每隔一个时隙确定掩码信号DM。在此实施例中，外部地 址A的MSB是零，所以对于每个时隙MSB = 0解除确定信号匿以允许在那些时隙期间进行 写入。 图30B说明在非旁路操作模式(即，如图27和28A中说明的将数据提供给存储器 模块/插座的每一个)中如何通过数据宽度转换器电路2950在信号通路IDQ
上输出 从外部信号通路DQ0(或信号通路DQ
逻辑块3103说明阶级化读取数据或对读取数据提供延迟以考虑读取数据必须在 不同信号通路上行进以到达主设备的距离或飞越时间。例如，信号通路2612具有比信号通 路2610长的信号通路。因此，为了读取数据2601a和2602a从存储器模块2601和2602在 大约相同时间到达主设备2101，应将延迟引入读取数据2601a以解决信号通路2612的较长 飞越时间或距离。在实施例中，响应存储在集成电路存储器器件上的寄存器中且由主设备 编程的延迟值来提供延迟。在替代实施例中，在主设备中提供和编程与相应存储器模块相 对应的延迟。可以将测试符号或测试数据写入集成电路存储器器件或从集成电路存储器器 件读出，以确定延迟值的编程。 随后进行如由逻辑块3104说明的确定存储器系统是否包括不同容量存储器模 块。如果不同容量存储器模块不存在，那么控制转变到逻辑块3107。否则，控制转变到逻辑块3105。在实施例中，逻辑块3104说明的确定可以由主设备读取存储在SPD中的系统的配置信息来完成。 随后，如逻辑块3105中所说明的，将集成电路缓冲器器件设置成第二操作模式(旁路模式)。在实施例中，通过将控制信号提供给集成电路缓冲器器件中的旁路电路(例如，如图29中所说明的旁路电路2900中的旁路元件2905-2910)来设置旁路操作模式。
随后如由逻辑块3106中所说明，阶级化来自较大容量存储器模块的读取数据。例如，对如图26B中所说明的存储器模块2601 (较大容量)的读取数据2601b添加延迟。在实施例中，将延迟
控制信号提供给多路复用器2903a-d以选择额外延迟至图29中所示的旁路电路2900的信号通路DQ—DRV
上的数据信号。逻辑块3106中提供的延迟是除逻辑块3103中提供的任何延迟之外。 如由逻辑块3109说明，将较小容量存储器模块中的集成电路缓冲器设置成第一操作模式(或非旁路模式)。例如，图26A中的存储器模块2602具有设置成典型操作模式的集成电路缓冲器器件。 如由逻辑块3108中所说明的，执行针对较小容量存储器模块的读取数据阶级化。 在逻辑块3107中执行针对写入存储器模块的数据的写入数据阶级化。 随后如逻辑块3110说明的进行确定存储器系统是否包括不同容量存储器模块。
如果不同容量存储器模块不存在，则方法3100结束。否则，控制转变至逻辑块3111。在实
施例中，逻辑块3110中说明的确定可以由主设备读取存储在SPD中的系统的配置信息来完成。 随后如在逻辑块3111中说明的将集成电路缓冲器器件设置成第二操作模式(旁路模式)。在实施例中，通过将控制信号提供给集成电路缓冲器器件中的旁路电路(例如，如图29中所说明的旁路电路2900中的旁路元件2905-2910)来设置旁路操作模式。
随后如由逻辑块3112中所说明，阶级化至较大容量存储器模块的写入数据(除逻辑块3107中说明的写入数据阶级化之外)。在实施例中，响应所存储的写入延迟值，将额外写入延迟添加到主设备、集成电路缓冲器器件和/或存储器器件上的写入数据。可以基于是否通过具有旁路操作模式中的集成电路缓冲器器件的存储器模块传送写入数据来选择至写入数据的延迟。例如，与从主设备2101在信号通路2612和2611 (通过旁路电路2630b)上提供给存储器模块2601的写入数据相比，可以延迟从主设备2101在信号通路2610上提供给存储器模块2601的写入数据，从而使得写入数据可以在大约相同时间到达。
图32A-E、33A-B、34和35说明包括集成电路缓冲器器件3201以将控制/地址信息(RQ)提供给多个集成电路存储器器件101a-d以及在集成电路缓冲器器件3201和多个集成电路存储器器件101a-d之间传送数据(DQ)的存储器系统拓扑的至少一部分。虽然图32A-E、33A-B、34和35中的每一个说明传送任一个控制/地址信息(RQ)或数据(DQ)的一个或多个信号通路，但是可以组合和使用其他图中的其他拓扑或信号通路来传送控制/地址信息(RQ)和/或数据(DQ)。例如，图33A说明飞越拓扑，其具有可以用于传送控制/地址信息(RQ)的信号通路3310和3310a-d ;同时可以使用点对点(或分段)拓扑或图34中说明的信号通路3410-3413来传送数据(DQ)。同样可以在实施例中使用许多其他拓扑组合。 虽然用存储器模块3200a-e、3300a-b和3400来说明拓扑，但是可以在没有存储器模块的情况下使用图32A-E、33A-B和34中这些说明的拓扑。例如，可以在MCP或SIP实施例中使用图32A-E、33A-B和34中说明的拓扑。图35说明MCP器件3500中的特殊拓扑。
在实施例中，主设备(诸如主设备2101)可以将控制/地址信息和数据提供给图32A-E、33A-B和34中说明的拓扑中的一个或多个集成电路缓冲器器件3201。在实施例中，从图32A-E、33A-B和34中说明的缓冲器器件3201在信号通路上或从时钟源、主设备、缓冲器器件在独立信号通路上或沿数据信号通路来提供时钟信号或时钟信息。
在实施例中，可以在缓冲器3201、存储器模块3200a-e、3300a-b和3400、信号通路、存储器器件101a-d和/或系统中的其他地方(诸如PCB或基板上)部署终端。在实施例中，可以与图2-4、6-8和23A-C中类似地部署图32A_E、33A_B和34中所示的拓扑中的信号通路的终端。例如，图4中所示的终端420a-d可以类似地耦合到图34中所示的信号通路3410-3413。 图32A-E说明集成电路缓冲器器件3201和多个集成电路存储器器件101a-d之间的叉状(数据和控制/地址信息)拓扑。相对于图32A，缓冲器器件3201耦合到部署在存储器模块3200a上的信号通路3210，信号通路3210随后分支成信号通路3210a和3210d。信号通路3210a随后通过分支或信号通路3210b和3210c耦合到存储器器件10la和101b。同样，信号通路3210d通过分支或信号通路3210e和3210f耦合到存储器器件101c和101d。
图32B说明与图32A中说明的拓扑类似的叉状拓扑。信号通路3220分支成将存储器器件101a-b耦合到缓冲器器件3201的信号通路3220a和3220b。类似地，信号通路3230分支成将存储器器件101c-d耦合到缓冲器器件3201的信号通路3230a和3230b。
图32C说明叉状/多点总线拓扑。缓冲器器件3201耦合到信号通路3240 (或stub)，信号通路3240分支成耦合到信号通路(或stub)3240c-f的信号通路3240a和3240b (或总线)，而信号通路(或stub) 3240c-f耦合到存储器器件101a-d。其他存储器器件可以耦合到信号通路3240a-b。 图32D说明星状拓扑。信号通路3250从将存储器器件101a-d耦合到缓冲器器件3201的公共节点分支成信号通路3250a-d。 图32E说明与图32B中说明的拓扑类似的叉状拓扑。信号通路3260分支成将存储器器件lOla-b耦合到缓冲器器件3201的信号通路3260a和3260b。
图33A-B说明集成电路缓冲器器件3201和多个集成电路存储器器件101a-d之间的飞越拓扑(数据和/或控制/地址信息)。图33A说明包括耦合到信号通路3310 (其耦合到信号通路(stub)3310a-d，信号通路(stub)3310a-d耦合到存储器器件101a-d)的缓冲器器件3201的stub/飞越拓扑。图33B说明分离/stub/飞越拓扑。缓冲器器件3201耦合到信号通路3320，信号通路3320耦合到信号通路(stub) 3320a_b，信号通路(stub) 3320a_b耦合到存储器器件101a-b。缓冲器器件3201也耦合到信号通路3330，信号通路3330耦合到信号通路(stub)3330a-b，信号通路(stub) 3330a_b耦合到存储器器件101c-d。在实施例中，可以将分离/stub/飞越拓扑划分/分离成偶数的另外部分。 图34说明集成电路缓冲器器件3201和多个集成电路存储器器件101a-d之间的点对点(也称为分段)拓扑(数据和/或控制/地址信息)。分离或分段信号通路3410-3413 (尤其是点对点链路)将缓冲器器件3201耦合到存储器器件101a-d。同样在以下描述的图38-39中说明使用分离点对点链路的数据的分段拓扑。
34
图35说明集成电路缓冲器管芯1100a和多个集成电路存储器管芯1101a-c之间 的MCP (或SIP)拓扑(数据和/或控制/地址信息)。根据实施例，器件3500包括容纳在 公共封装3510中或上的多个集成电路存储器管芯1101a-c和缓冲器管芯1100a。多个信 号通路3501a-c耦合到在集成电路缓冲器管芯1100a和多个集成电路存储器管芯llOla-c 之间提供数据的信号通路3502。类似地，多个信号通路3503a-c耦合到将控制/地址信息 从集成电路缓冲器管芯1100a提供到多个集成电路存储器管芯1101a-c的信号通路3504。 如上所述，多个集成电路存储器管芯llOla-d和缓冲器管芯1100a可以部署有或没有隔板 且在多个封装类型实施例中。 图36是集成电路缓冲器器件3600 (或缓冲器管芯)的方块图。缓冲器器件3600包 括，除了其他电路组件之外，接口 3601和3611 、寄存器组3605 、数据通路3606 、数据通路路 由器3610、命令解码3607和地址转换3608。缓冲器器件3600还包括锁相环("PLL") 3602、 联合测试行动组或IEEE 1149. 1标准("JTAG")接口 3603、 Inter-IC ( "I2C")接口 3604、 图形发生器3609和内部存储器阵列3612电路组件。 在存储器读取操作中，缓冲器器件3600与图18中所示的缓冲器100a类似地操 作。缓冲器器件3600在信号通路121上从主设备接收可以是分组格式的控制信息(包 括地址信息)，且作为响应，将相应信号在一个或多个信号通路1005上发送给存储器器件 101a-d中的一个或多个或所有。在实施例中，命令解码3607和地址转换3608将控制信号 输出到数据通路3606、数据通路路由器3610和接口 3611，以使得所接收的读取存储器命令 和所接收的读取地址被解码和转换成在信号通路1005上输出的相应控制/地址信号。存储 器器件101a-d中的一个或多个可以通过将读取数据发送到通过一个或多个信号通路1006 接收读取数据且响应地将相应信号发送给主设备(或其他缓冲器)的缓冲器器件3600来 响应。在实施例中，数据通路3606和数据通路路由器3610 (响应控制信号)将来自多个存 储器器件的不同读取数据合并成在接口 3601上输出的单一合并读取数据或读取流。
在实施例中，存储器器件lOla-d被配置成具有如图33A、34、38和39中所说明的 分段(点对点)信号通路1006和共享飞越总线信号通路1005的存储器列。图37B中示出 且以下详细描述的时序图3701说明可以通过减少在缓冲器器件3600通过以下描述的分段 信号通路耦合到列存储器时的时间泡沫来增加带宽的缓冲器器件3600的操作。
在存储器写入操作实施例中，缓冲器3600与缓冲器100a类似地操作。缓冲器3600 在信号通路121上从主设备接收可以是分组格式的控制信息(包括地址信息)，且在信号 通路120a上从主设备接收可以是分组格式的用于一个或多个存储器器件101a-d的写入数 据。在实施例中，命令解码3607和地址转换3608将控制信号输出到数据通路3606、数据 通路路由器3610和接口 3611，以使得所接收的写入存储器命令和所接收的写入地址被解 码和转换成在信号通路1005上输出的相应控制/地址信号。缓冲器3600随后在一个或多 个信号通路1006上将相应信号发送给存储器器件101a-d中的一个或多个或所有，以使得 可以存储写入数据。在实施例中，数据通路3606和数据通路路由器3610(响应控制信号) 将所接收的写入数据分段或解析成两个或两个以上写入部分且将写入部分引导至适当信 号通路1006(通过接口 3611)，以使得写入部分将被存储在两个或两个以上存储器器件中。 因此，缓冲器3600可以将具有相关写入地址的写入数据接收到特殊存储器器件，且将所接 收的写入数据解析/分段成随后被发送到多个不同写入地址的多个不同存储器器件以供存储的多个不同写入数据部分。 接口 3601和3611与图18中所示的接口 1820a-b和接口 1103a的部分相对应。例 如，接口 3601可以包括收发器1875和接收器电路1892以及终端1880中的一个或多个。接 口 3611可以包括收发器1894和发送器电路1893中的一个或多个。在实施例中，接口 3611 包括电路以与DDR3存储器器件接合，且接口 3601包括电路以与DDR2存储器器件或其他类 型的存储器器件接合。 在实施例中，可以将接口 3611分段成至少三个不同配置或分段模式1)四个4位 接口 (4X4)，2)两个4位接口 (2X4)或3)两个8位接口 (2X8)。不同的配置允许存储器 模块或存储器堆叠配置的灵活性。因此，缓冲器3600可以与高容量或较低容量条目水平存 储器模块或尤其是存储器器件接合。可以在高容量存储器模块中使用四个4位接口。可以 将两个8位接口用于低成本存储器模块。可以将两个4位接口用于仍然支持ECC的低成本
存储器模块。
根据分段模式来调整选通管脚至数据管脚分组的分配4X4分段模式DQS[O]- > DQ[3:0]DQS[l]- > DQ[7:4]DQS[2]- > DQ[11:8]DQS[3]- > DQ[15:12]2X4分段模式DQS[O]- > DQ[3:0]DQS[l]- > DQ[7:4]DQS[3:2]， DQ[15:8]禁用2X8分段模式DQS[O]- > DQ[7:0]DQS[l]- > DQ[15:8]DQS[3:2]禁用接口 3601响应存储在寄存器组3605中的位值和/或来自地址转换3608的
或多个控制信号而进入分段模式。 数据通路路由器3610在数据通路3606和接口 3611之间路由读取和写入数据。来 自命令解码3607和地址转换3608的控制信号确定读取/写入数据的路由。数据通路路由 器还从图形发生器3609和内部存储器阵列3612接收信号。在模拟与存储器器件的操作的 操作模式中，将所有存储器事务路由到内部存储器阵列3612而不是接口 3611或路由来自 内部存储器阵列3612的事务。在此操作模式期间可以禁用接口 3611。在实施例中，图形 发生器3609用作数据(或数据测试图形)的替代源以及用于在操作模式中注入ECC错误 的源。可以在接口 3601或接口 3611或两者的一些部分上同时发送数据的测试图形。类似 地，图形发生器3609可以将ECC错误插入在接口 3601或接口 3611或同时两者的一些部分 上。在实施例中，数据通路路由器3610包括用于ECC错误注入的X0R逻辑。在实施例中， 读取和写入数据可以同时在两个方向通过数据通路3606。可以通过设置多位寄存器组(或 存储电路)3605中的一个或多个位值来进入缓冲器3600的操作模式。
数据通路路由器3610包括写入数据路由器3610a和读取数据路由器3610b。在 实施例中，写入数据路由器3610a响应WCLK时钟信号输出写入数据，同时读取数据路由器 3610b响应RCLK时钟信号(RCLK时钟信号的正或负边缘)输出读取数据。两个时钟域的使 用可以使得缓冲器3600能够减少等待时间和/或以较高数据速率操作。
在典型操作模式期间，写入数据路由器3610a从数据通路3606接收写入数据和掩 码信息且随后将写入数据(或写入数据的部分)路由到耦合到接口 3611的四个信号通路 1006中的一个。类似地，在读取操作期间，从耦合到接口 3611的四个信号通路1006中的一 个接收读取数据并将其路由到数据通路3606。 数据通路路由器3610包括用以合并来自不同存储器器件的读取数据以及将写入 数据解析成将存储在多个存储器器件中的写入数据部分的多个信号通路。
命令解码3607包括解码器以响应由接口 3601从信号通路121接收的控制信息来 将控制信号输出到数据通路3606、地址转换3608和数据通路路由器3610。在实施例中，控 制信息可以包括存储器事务命令，诸如读取或写入命令。其他控制信息可以包括用以激活 特殊存储器器件中的特殊存储器库或存取具有特殊页尺寸的信息的命令。在实施例中，命 令解码3607可以将所接收的库地址重新映射/转换至耦合到信号通路1006的一个或多个 存储器器件的不同库地址。 地址转换电路3608通过信号通路121和接口 3601接收与特殊存储器事务命令相 关的地址。例如，地址转换电路3608接收用于读取与特殊存储器组织(例如，列的数目、 存储器器件的数目、每个存储器器件的库数目、页尺寸、带宽)中的特殊存储器器件的读取 命令相关的数据的地址。地址转换电路3608随后将控制信号(或转换的地址和/或控制 信号)输出到接口 3611 (和信号通路1005)，以使得可以从不同存储器器件(通过信号通 路1006)读取被读取的数据(因为耦合到接口 3611的存储器组织与读取命令中指示的不 同)。在实施例中，地址转换3608可以包括存储电路以存储用于转换地址的查找表。类似 地，由将控制信号(转换的写入地址)输出到接口 3611和信号通路1006，以使得可以将来 自数据通路3006的相应写入数据写入到耦合到信号通路1006的存储器器件的一个或多个 转换的写入地址的地址转换3608来接收与写入命令相关的写入地址。
在实施例中，使用在所接收的行地址字段中的信息来输出芯片选择信号。缓冲器 器件3600响应在接口 3601接收的行地址字段中的信息，将芯片选择信息(诸如芯片选择 信号)从接口 3611输出到一个或多个集成电路存储器器件。可以将一个或多个行地址位 值重新映射到芯片选择信号。例如，可以使用两个特殊行地址位的值来产生从接口 3611至 四个或四个以上集成电路存储器器件的四个one-hot芯片选择信号。 在实施例中，使用所接收的芯片选择信号和所接收的行地址字段中的信息来输出 芯片选择信号。缓冲器器件3600接收(通过接口 3601)诸如芯片选择信号的芯片选择信 息和行地址字段中的信息，以产生一个或多个从接口 3611至多个集成电路存储器器件的 芯片选择信号。例如，可以使用在接口 3601上接收的两个one-hot芯片选择信号(连同行 地址字段中的两个位值)来在接口 3611上输出到八个集成电路存储器器件的八个芯片选 择信号。类似地，可以将四个接收的芯片选择信号与行地址字段中的一个位值一起使用以 从接口 3611输出八个芯片选择信号。 在实施例中，使用库地址字段中的信息来输出芯片选择信号。缓冲器器件3600响应在接口 3601接收的库地址信息而将芯片选择信息从接口 3611输出到一个或多个集成电 路存储器器件。可以使用在接口 3601上未使用的库地址字段/管脚来在接口 3611上提供 芯片选择信息。例如，接口 3601可以具有5库地址管脚，同时具有8库的四个集成电路存 储器器件各自耦合到接口 3611。较低的3个管脚BA[2:0]将识别特殊存储器器件中的特殊 库，同时较高两个比特BA[4:3]用以解码/输出芯片选择信号。随后，四个存储器器件和缓 冲器器件3600可以模仿具有32存储库的一个大存储器管芯而不是各自具有8个库的4个 存储器管芯。 在实施例中，可以响应，单一或组合地，行地址字段中的信息、芯片选择信息和/ 或库地址信息，将多个芯片选择信号同时从接口 3611输出到多个相应存储器器件。
在实施例中，地址转换电路3608包括一个或多个多路复用器以接收(通过接口 3601)行地址字段中的信息、芯片选择信息和/或库地址信息并将信号输出到接口 3611，接 口 3611随后又输出芯片选择信号。 在实施例中，如上所述，可以由缓冲器3600来对一个或多个列地址位值重新分派 任务/重新映射，以执行时间分片。例如，数据宽度转换器2950的功能(或其部分)可以 由地址转换器3608、命令解码3607、数据通路3606和数据通路路由器3610单独或组合地 执行。同样，也可以使用列地址字段中的位值来初始化存储器器件功能/操作。当对列地 址字段中的信息重新分派任务且此重新分派任务使用较低位的位值时，可以改变剩余地址 位值以充填在接口 3611输出的最低位的列地址位值。例如，当将列地址字段中的列地址 A[4:3]中的位值重新映射到时间片地址位时，将列地址A[15:5]中的列地址值变为列地址 A[13:3]，以充填最低位的列地址位。 在实施例中，当使用列地址位值来初始化存储器器件操作时，可以不改变列地址 位值。例如，可以使用列地址A[IO]中的位值来触发DDR3存储器器件中的自动预先充电操 作。当如上所述使用时间分片时，列地址位A[IO]中的位值将会映射到列地址位A[10](或 者不改变)，同时改变列地址A[15:11]和A[9:5]中的位值以充填由对列地址A[4:3]中的 位值重新分派任务引起的间隙。不改变特殊列地址值的另一个类似实例包括用以触发DDR3 存储器器件中的列地址周期上的突发突变的列地址A[12]上的位值。在DDR3存储器器件 的突发突变模式中，屏蔽或者不从集成电路存储器器件输出读取数据的一部分(例如，8位 输出数据的最后4位)。 缓冲器器件3600可以将用以初始化存储器器件操作(即，自动预先充电、突发突 变、读取序列排序)的列位值重新映射到特殊列地址位字段。例如，列地址位A[2:0]中的 位值用以定义来自DDR存储器器件的位排序。根据在列地址位A[2:0]上的列位值，将以不 同次序返回耦合到集成电路存储器器件的每个信号线上的数据。当缓冲器器件3600执行 时间分片时，这些列位值被重新分配给不同值以匹配用以存储数据并将数据有效地从集成 电路存储器器件移动到缓冲器器件3600的"时间"地址。在实施例中，数据通路3606响应 来自接收列地址A[2:0]上的列位地址值的地址转换电路3608的控制信号，重新排列数据 (来自数据通路路由器3610)。 当缓冲器器件3600需要比集成电路存储器器件预期少的数据时(诸如在时间分 片中)，缓冲器器件3600可以使用突发突变来保存来自集成电路存储器器件的I/O功率。 此将与列地址位A[12] (BCN)的值无关。可以将所接收的BCN位值存储在数据通路3605或
38输出信号以如开始通过接口 3601所请求的突变数据的命令解码电路3607中。 在实施例中，所接收的芯片选择信息和所接收的行地址字段中的位值可以由缓冲
器器件3600使用以分配/重新映射在接口 3611输出的列地址中的列位值。 地址转换电路3608包括一个或多个多路复用器以接收(通过接口 3601)列地址
字段中的信息且在时间分片期间对地址位值重新分配/重新分派任务和/或否则如上所述。 缓冲器器件3600可以接收行地址值或芯片选择信息，随后可以使用行地址值或 芯片选择信息来配置在以上关于图25-29所描述的不同操作模式期间存取不同尺寸/容量 (地址空间)存储器模块的存储器系统。例如，行地址值或芯片选择信息可以用以选择在如 图25A-B中所说明的不同操作模式期间在存取不同尺寸的存储器模块中是否使用特殊信 号通路宽度。在另一个实例中，行地址值或芯片选择信息可以用以配置如图29中所示旁路 电路2900，诸如启用或禁用旁路通路(S卩，通过旁路元件2905-2910)以及选择图29中所示 的延迟多路复用器(即，输出适当DELAY
控制信号)。 在实施例中，缓冲器3600包括用于存取寄存器组3605中的位值的JTAG 3603和 /或I2C 3604接口 /电路。JTAG 3603可以包括具有在缓冲器3600的测试期间使用的测 试管脚的端口。 I2C 3604可以用于输出或接收(通过I2C总线)寄存器组3605的位值，寄 存器组3605响应可以表示特殊缓冲器配置的所存储位值，将控制信号输出到缓冲器器件 电路组件。在实施例中，可以通过接口 3601直接存取(写入/读取)寄存器组3605中的 位值。 在实施例中，寄存器组3605与图18中所示的配置寄存器组1881相对应。在实施 例中，寄存器组3605存储指示存储器系统拓扑的一个或多个位值以使得接口 3611可以因 此得到配置。例如，寄存器组3605可以包括指示选择用于所接收的存储器事务/操作的多 个集成电路存储器器件的位值。随后，缓冲器器件3600可以配置接口 3611(响应寄存器 值)，以匹配与接口 3601相关的带宽。 在实施例中，寄存器组3605可以存储指示在哪里获得可以用在确定/重新映射和 输出芯片选择信息或信号至一个或多个集成电路存储器器件中的所接收控制信息(即，请 求分组)中的信息的一个或多个位值。如以下所描述，所接收的芯片选择信号、行地址字 段、列地址字段以及库地址字段中的信息可以用以解码预定芯片选择信号和将预定芯片选 择信号从集成电路缓冲器器件3600输出到多个集成电路存储器器件。
在实施例中，寄存器组3605可以存储一个或多个位值以指示集成电路缓冲器器 件3611(尤其是接口 3611)和多个集成电路存储器器件之间的数据信号选通信号线的数目 (或存在)，信号通路的数目(即，宽度)、信号通路拓扑的类型、和/或每个信号通路的信号 线数目。 在实施例中，寄存器组3605可以存储一个或多个位值以指示如何将所接收的列、 行和/或库地址重新排序并从缓冲器器件3600输出。 PLL 3602用以使接收和/或发送读取和写入数据的时序内部和外部地同步到缓 冲器3600。在替代实施例中，PLL 3602可以是与图18中所示的时钟电路1870相对应的另 一个时钟对准电路。在实施例中，PLL 3602响应可以提供给缓冲器3600的时钟源来输出 WCLK和RCLK时钟信号。
图37A-B说明用于集成电路缓冲器器件的时序图。尤其是，图37A说明指示诸如 缓冲器器件3600的缓冲器器件当使用共用或命令数据信号通路时何时接收和输出读取数 据和何时接收和输出控制/地址信息的时序图3700。 诸如用以激活存储器列的命令的控制信息由阴影块An说明，该阴影块An说明表示 在时钟信号的周期期间提供在控制/地址信号通路(外部(Ext.)RQ或内部(Int.)RQ信号 通路)上的时间控制信号的量。例如，标记Ext.RQ的行上的阴影块4表示在时钟信号的 第一时钟周期期间接收命令以激活Ext. RQ信号通路上的存储器列"a"的缓冲器器件。类 似地，用以读取特殊存储器库的命令由信号通路Ext.RQ和Int.RQ上的阴影块Rn说明。例 如，时序图3700说明如何由缓冲器器件通过信号通路Ext. RQ接收读取命令Ra且在稍后时 钟周期将命令Ra输出到信号通路Int.RQ上。在替代实施例中，可以接收和产生更多或更 少存储器命令或控制信号。 类似地，在信号通路Ext. RQ和Int. RQ上传送到存储器控制器或从存储器列传送 的读取数据由标记Read Dat^的阴影块说明。可以类似地传送写入数据。
信号通路Ext. RQ指将控制/地址信息从存储器控制器提供到缓冲器器件的信号 通路。信号通路Int. RQ指将控制/地址信息从缓冲器器件提供到多个集成电路存储器器 件或存储器列的信号通路。信号通路Ext. DQ指将Read Dat^从缓冲器器件提供到存储器 控制器的信号通路。信号通路Int. DQ指将Read Datan从多个集成电路存储器器件或存储 器列提供到缓冲器器件的信号通路。在实施例中，Ext. RQ与信号通路121相对应，且Int. RQ与信号通路1005相对应；同时Ext. DQ与信号通路120a相对应，且Int. DQ与信号通路 1006相对应。 时序图3700说明当存储器列耦合到传送Read Datan的相同(或共用/公共)信 号通路时存储器系统必须更复杂且效率更低。尤其是，用于传送Read Data。的存储器列中 共用信号通路可以要求存储器控制器追踪对存储器列的存取且在改变存取不同存储器列 时插入泡沫。"泡沫"或"时间泡沫"指当在至相同存储器列的存储器事务之间切换时存储器 控制器必须插入传送中的数据的空闲时间的量。例如，当从存取不同存储器列切换以允许 共用或公共总线安静下来(或允许收发器中三态驱动器切换到替代状态的时间以及允许 用于另一个前导信号的时间)或用于在初始化另一个存储器列存取之前消散噪音或(在选 通存储器器件的状况下)允许选通前导时，存储器控制器可能必须插入泡沫或空闲时间。 泡沫的这种插入减少了信号通路利用率，且会降低内部和外部信号通路上的带宽。
图37B说明消除了存储器控制器追踪存储器列存取和插入泡沫的需要从而减少 了存储器控制器复杂性并增加了带宽的时序图3701。除了不是具有用于在缓冲器器件和 存储器列之间传送数据的共用信号通路，在缓冲器器件和每个存储器列(8个存储器列)之 间提供分段的信号通路或专用通路Int. DQ(0)-(7)之外，时序图3701与时序图3700类似。 因为在独立信号通路Int.DQ(0)-(7)上从相应存储器列提供Read Dataa—f (读取数据a—f)， 所以泡沫不再出现在Ext. DQ信号通路上。 图38说明包括组织在不同存储器列(1-4)中的多个集成电路存储器器件 101a-101n和缓冲器器件3600的系统3800。可以在包括如本文所描述的其他缓冲器器件 和/或存储器控制器的存储器系统中包括系统3800。"存储器列"或"列"指在预定时间周期期间聚集以将诸如72数据位(64数据位加由ECC器件提供的8ECC位)的预定量的数据位或数据块输出到信号通路上的若干集成电 路存储器器件。例如，双列系统(如图38中所说明使用列1和列2)可以从两组集成电路 存储器器件(列1和列2)提供两个64数据位块。在实施例中，集成电路存储器器件可以 是X4存储器器件(产生4位数据的存储器器件)或X8存储器器件(产生8位数据的存 储器器件)。在此实例中，8 X 8存储器器件可以产生64数据位块或16X4存储器器件可以 产生64数据位块。在实施例中，可以使用不同数目的列。 缓冲器器件3600通过信号通路120a和121从存储器控制器接收控制/地址信息 以及数据。在实施例中，如图36中所说明的接口 3601用以接收控制/地址信息和写入数 据以及输出读取数据(来自系统3800中的集成电路存储器器件)。缓冲器器件3600使用 缓冲器3600的接口 3611将转换(和/或解码)控制/地址信息以及选定写入数据输出到 存储器列1-4中的集成电路存储器器件101a-n。 接口 3611耦合到信号通路3801-3804和信号通路3810。信号通路3801-3804是 分段信号通路以在列1-4中的集成电路存储器器件和缓冲器器件3600之间传送读取和写 入数据。信号通路3801耦合到列1中的存储器器件101a-n。信号通路3802耦合到列2中 的存储器器件101a-n。信号通路3803耦合到列3中的存储器器件101a-n。信号通路3804 耦合到列4中的存储器器件101a-n。在实施例中，使用如图34中所说明的分段拓扑来传送 读取和写入数据。 相反，信号通路3810将控制/地址信息在共用/公共信号通路3810 (诸如图33A 中所示的飞越拓扑)上提供给存储器列l-4。每个存储器列中的每个存储器器件耦合到共 用信号通路3810。在实施例中，可以在信号通路3801-3804或信号通路3810上或另一个独 立信号通路上提供时钟信号或时钟信息。 图39说明用于存取用作相应存储器列的个体存储器器件的系统3900。系统3900 说明除了在相应存储器列中包括存储器器件3901a-h之外与系统3800类似的实施例。在 实施例中，存储器器件3901a-h是八个X4DDR3存储器器件。因此，系统3900是具有相应 分段数据信号通路的八列系统。分段信号通路3904a-h在数据段(分段)和合并电路3902 和相应存储器器件3901a-h之间传送数据位DQ
。将数据掩码信号DM从数据段和合并 电路3902提供给相应存储器器件3901a-h。类似地，从数据段和合并电路3902提供时钟信 号或差分选通信号DQS和DQSN用于数据信号的同步。在信号通路3903 (其是与图38中所 示的信号通路3810类似的共用信号通路)上提供控制/地址信号。 在实施例中，数据段和合并电路3902与图36中所示的缓冲器器件3600中的一个 或多个电路组件类似地操作。数据段和合并电路3902将来自多个存储器器件3901a-h的 读取数据合并到单一信号通路上作为读取数据流。同样，数据段和合并电路3902将来自单 一信号通路的单一写入数据分段到输出到耦合到多个存储器器件3901a-h的多个信号通 路的多个写入数据中。例如，数据段和合并电路3902可以包括，单一或组合地，数据通路电 路3606、数据通路路由器3610、命令解码3607和地址转换电路3608的功能性。在实施例 中，由诸如图36中所示的命令解码3607和地址转换电路3608的控制电路提供mux控制和 RQ状态信息。mux控制和RQ状态信息确定读取/写入数据的源或目的地。
图40说明在集成电路缓冲器器件中操作的方法4000。在实施例中，缓冲器器件 3600执行方法4000。方法4000在逻辑块4001开始，其中重置集成电路缓冲器器件和/或提供电力。在逻辑块4002中，集成电路缓冲器器件接收指示用于第一存储器组织的读取操 作的第一控制信息。在实施例中，主设备提供第一控制信息以存取包括第一预定数目的存 储器器件、库以及预定页长度/尺寸和带宽的第一存储器配置。然而，缓冲器器件与可以包 括第二预定数目的存储器器件、库以及预定页长度/尺寸和带宽的第二不同存储器组织接合。 虚拟页尺寸/长度可以是可以由处理器或存储器控制器使用的数据或存储器块 的尺寸。例如，如果过程请求操作系统分配64字节，但是页尺寸是4KB，那么操作系统必须 将整个虚拟页或4KB分配给过程。在实施例中，物理页尺寸/长度可以与存储器列提供的 数据量或可以从存储器列中一个或多个集成电路存储器器件的一个或多个库中的多个感 测放大器获得的数据位的量相等。在实施例中，虚拟页尺寸可以与物理页尺寸相等。存储 器控制器可以能够调整虚拟页尺寸但是不能调整物理页尺寸。 逻辑块4003和4004说明输出第二和第三控制信息到耦合到第二存储器组织中的 第一和第二集成电路存储器器件的第一信号通路。 逻辑块4005和4006说明从耦合到第二存储器组织中的第一和第二集成电路存储 器器件的第二和第三信号通路接收第一和第二数据。 逻辑块4007说明响应第一控制信息合并和从集成电路缓冲器器件输出包括第一 和第二读取数据的读取数据。 在实施例中，可以重复一个或多个逻辑块4002-4007。 逻辑块4008说明当去除电力时的结束方法4000。在替代实施例中，方法4000可 以在不去除电力的情况下结束。 传送写入数据的缓冲器器件的操作方法执行方法4000中说明的类似步骤。然 而，可以响应第一控制信息将写入数据分段并传送到第二和第三信号通路而不是由块 4005-4007所说明的接收和输出读取数据 可以使用信号通路在器件/电路之间和之内发送或接收本文所描述的信号，且使 用任何数目的信号发送技术(包括但不限于调制电信号的电压和电流电平)来产生本文所 描述的信号。信号可以表示任何类型的控制和时序信息(例如，命令、地址值、时钟信号和 配置/参数信息)以及数据。在实施例中，本文所描述的信号可以是光学信号。
可以在如本文所描述的信号通路上传送多种信号。例如，信号的类型包括差分 (在一对信号线上)、未归零("NRZ")、多电平脉冲调幅("PAM")、相移键控、延迟或时间 调制、正交幅度调制("QAM")和网格编码。 在使用多电平PAM信号发送的实施例中，通过使用多电压电平来编码连续数值或 符号的唯一集，可以在不增加系统时钟频率或信号线数目的情况下增加数据速率。即，可以 将连续数字符号的每个唯一组合分配给唯一电压电平或电压电平的图形。例如，4级PAM方 案可以使用四个不同电压范围以在一对连续数值或符号(诸如00、01、10和11)之间区别。 在此，每个电压范围将与唯一连续符号对中的一个相对应。 在实施例中，使用时钟信号来使存储器模块和/或器件中的事件同步(诸如同步 接收和发送数据和/或控制信息)。在实施例中，使用全球同步时钟(即，将单一时钟频率 源发布给存储器模块/系统中的多个器件)。在实施例中，使用源同步时钟(即，从源到目 的地与时钟信号一起传输数据以使得时钟信号和数据变成偏移容忍)。在实施例中，使用编码数据和时钟信号。在替代实施例中，使用本文所描述的时钟或同步的组合。
在实施例中，本文所描述的信号通路包括一个或多个传导元件，诸如，单独或组合 地，多个配线、金属轨迹(内部或外部)、信号线或掺杂区域(正或负增强)以及一个或多 个光纤或光学通路。在实施例中，多个信号通路可以替换图中所说明的单一信号通路，且单 一信号通路可以替换图中所说明的多个信号通路。在实施例中，信号通路可以包括总线和 /或点对点连接。在实施例中，信号通路包括用于传送控制和数据信号的信号通路。在替 代实施例中，信号通路包括仅用于传送数据信号的信号通路或仅用于传送控制信号的信号 通路。在另一个实施例中，信号通路传送单向信号(沿一个方向行进的信号)或双向信号 (沿两个方向行进的信号)或单向和双向信号的组合。 应注意，可以使用计算机辅助设计工具来描述本文所揭示的多种电路和将其表达 (或表示)为嵌入多种计算机可读媒体中的数据和/或指令(根据其行为、寄存器传输、逻 辑组件、晶体管、布局几何和/或其他特征)。文件格式和其中可以实施这些电路表达的其 他目标包括(但不限于)支持诸如C、 Verilog和HLDL的行为语言的格式；支持如RTL的 寄存器级描述语言的格式；支持诸如GDSII、 GDSIII、 GDSIV、 CIF、 MEBES的几何描述语言的 格式；以及其他适合的格式和语言。其中可以容纳此格式化数据和/或指令的计算机可读 媒体包括(但不限于)多种形式的非易失存储媒体(例如，光学、磁或半导体存储媒体)和 可以用以通过无线、光学或有线信号发送媒体或其任何组合来传送此格式化数据和/或指 令的载波。由载波对此格式化数据和/或指令的传送包括(但不限于)在因特网和/或其 他计算机网络上通过一个或多个数据传送协议(例如，HTTP、FTP、SMTP等)传送(上载、下 载、电子邮件等)。当在计算机系统中通过一个或多个计算机可读媒体接收时，上述电路的 基于此数据和/或指令的表达可以由计算机系统内的处理实体(例如， 一个或多个处理器) 结合一个或多个其他计算机程序(包括但不限于网表产生程序、布局布线程序等)的执行 以产生这些电路的物理表现的表示或图像来处理。例如，随后可以例如通过启用用以在器 件制造过程中形成电路的多个组件的一个或多个掩模的产生来在器件制造中使用此表示 或图像。 为了说明和描述的目的已经提供了几个实施例的先前描述。并非意欲是详尽的或 者将实施例限于所揭示的精确形式。对于本技术领域的从业者而言，修改和变化将是显而 易见的。选择和描述实施例以阐述本发明的原理和实际应用，从而使得本领域其他技术人 员理解多种实施例，且多种修改适用于预期的特殊使用。本发明的范围意欲由以下权利要
求和其均等物来定义。
4权利要求
一种系统，包括集成电路缓冲器器件，包括第一接口，用以接收指示写入操作的控制信息和写入数据；第二接口，用以传输所述写入数据和所述控制信息；以及寄存器，用以存储指示多个集成电路存储器器件响应所述控制信息来接收所述写入数据的值；第一集成电路存储器器件，用以存储所述写入数据的第一部分；第一信号通路，耦合到所述第二接口和所述第一集成电路存储器器件，所述第一信号通路将所述写入数据的所述第一部分从所述集成电路缓冲器器件传送到所述第一集成电路存储器器件；第二集成电路存储器器件，用以存储所述写入数据的第二部分；第二信号通路，耦合到所述第二接口和所述第二集成电路存储器器件，所述第二信号通路将所述写入数据的所述第二部分从所述集成电路缓冲器器件传送到所述第二集成电路存储器器件；以及第三信号通路，耦合到所述集成电路缓冲器器件和所述第一和第二集成电路存储器器件，所述第三信号通路将所述控制信息从所述集成电路缓冲器器件传送到所述第一和第二集成电路存储器器件。
2. 根据权利要求1所述的系统，其中所述第一控制信息包括用以产生多个芯片选择信 号的地址字段中的信息，所述多个芯片选择信号的每个芯片选择信号选择所述第一和第二 集成电路存储器器件的相应集成电路存储器器件的存取。
3. 根据权利要求2所述的系统，其中从由列地址字段、行地址字段和库地址字段构成 的组中选择所述地址字段。
4. 根据权利要求1所述的系统，其中所述集成电路缓冲器器件包括至少一个寄存器以 存储指示多个信号通路、所述多个信号通路的每个信号通路中包括的多个信号线和所述集 成电路缓冲器器件和所述第一和第二集成电路存储器器件之间包括的多个数据选通信号 的信息。
5. 根据权利要求1所述的系统，其中所述集成电路缓冲器器件包括至少一个寄存器以 存储指示所述第一控制信息的地址中位值的重新排序的信息。
6. 根据权利要求1所述的系统，其中所述第一控制信息包括第一地址， 其中所述集成电路缓冲器器件响应所述第一地址将第二地址作为所述第一控制信息输出到所述第一集成电路存储器器件中的存储器位置，以及其中所述集成电路缓冲器器件响应所述第一地址将第三地址作为所述第二控制信息 输出到所述第二集成电路存储器器件中的存储器位置。
7. 根据权利要求1所述的系统，其中所述集成电路缓冲器器件、所述第一集成电路存 储器器件、所述第二集成电路存储器器件、所述第一信号通路、所述第二信号通路和所述第 三信号通路包括在存储器模块上。
8. 根据权利要求1所述的系统，其中所述集成电路缓冲器器件、所述第一集成电路存 储器器件和所述第二集成电路存储器器件是包括在单一封装壳体中的管芯。
9. 根据权利要求1所述的系统，其中所述集成电路缓冲器器件部署在第一封装壳体中； 所述第一集成电路存储器器件部署在第二封装壳体中；以及 所述第二集成电路存储器器件部署在第三封装壳体中，其中所述第二封装壳体堆叠在所述第一封装壳体的顶部上，且所述第三封装壳体堆叠 在所述第二封装壳体的顶部上。
10. 根据权利要求1所述的系统，其中所述第一信号通路是耦合在所述集成电路缓冲器器件和所述第一集成电路器件之间 的第一点对点链路；所述第二信号通路是耦合在所述集成电路缓冲器器件和所述第二集成电路存储器器 件之间的第二点对点链路；所述第三信号通路是耦合到所述集成电路缓冲器器件和所述第一和第二集成电路存 储器器件的总线。
11. 一种系统，包括 集成电路缓冲器器件，包括 第一接口，用以接收控制信息；第二接口，用以输出所述控制信息和接收数据；以及寄存器，用以存储指示多个集成电路存储器器件响应所述控制信息来执行存储器存取 的值，其中根据所述值的指示，所述多个集成电路存储器器件中包括的每个存储器器件从 相应存储器存取提供所述数据的一部分；第一集成电路存储器器件，用以输出所述数据的第一部分；第一信号通路，耦合到所述集成电路缓冲器器件和所述集成电路存储器器件，所述第 一信号通路将所述数据的所述第一部分从所述第一集成电路存储器器件传送到所述集成 电路缓冲器器件；第二集成电路存储器器件，用以输出所述数据的第二部分；第二信号通路，耦合到所述集成电路缓冲器器件和所述第二集成电路存储器器件，所 述第二信号通路将所述数据的所述第二部分从所述第二集成电路存储器器件传送到所述 集成电路缓冲器器件；以及第三信号通路，耦合到所述集成电路缓冲器器件和所述第一和第二集成电路存储器器 件，所述第三信号通路将所述控制信息从所述集成电路缓冲器器件传送到所述第一和第二 集成电路存储器器件。
12. —种系统，包括第一集成电路存储器器件和第二集成电路存储器器件；集成电路缓冲器器件，包括第一接口，用以接收控制信息；第二接口，用以输出所述控制信息和接收第一数据；以及寄存器，用以存储指示多个信号通路，耦合在所述集成电路缓冲器器件和所述第一和 第二集成电路存储器器件的每一个之间的所述多个信号通路的每个信号通路中包括的多 个信号线的信息；第一信号通路，耦合到所述集成电路缓冲器器件和所述集成电路存储器器件，所述第一信号通路将所述第一数据的第一部分从所述第一集成电路存储器器件传送到所述集成 电路缓冲器器件；第二信号通路，耦合到所述集成电路缓冲器器件和所述第二集成电路存储器器件，所 述第二信号通路将所述第一数据的第二部分从所述第二集成电路存储器器件传送到所述 集成电路缓冲器器件；以及第三信号通路，耦合到所述集成电路缓冲器器件和所述第一和第二集成电路存储器器 件，所述第三信号通路将所述控制信息从所述集成电路缓冲器器件传送到所述第一和第二 集成电路存储器器件。
13. —种集成电路缓冲器器件，包括 第一接口，用以接收控制信息；第二接口 ，用以输出所述控制信息和传送与所述控制信息相关的第一数据；以及 寄存器，用以存储指示多个集成电路存储器器件响应所述控制信息来执行存储器存取的值，其中根据所述值的指示，所述多个集成电路存储器器件中所包括的每个存储器器件传送来自相应存储器存取的所述数据的一部分。
14. 根据权利要求13所述的集成电路缓冲器器件，其中在所述第一接口接收的所述控 制信息包括来自地址字段的信息，其中在所述第二接口输出的所述控制信息包括多个芯片 选择信号以响应至少来自所述地址字段的信息来选择第一和第二集成电路存储器器件。
15. 根据权利要求13所述的集成电路缓冲器器件，其中在所述第一接口接收的所述控制信息指示读取操作和第一页长度，其中在所述第二接口输出的所述控制信息指定使用第 二页长度的所述第一和第二集成电路存储器器件的读取操作，其中所述第二页长度与所述 第一页长度不同。
16. 根据权利要求13所述的集成电路缓冲器器件，还包括 第三接口 ；以及数据通路路由器电路，其合并从与所述多个存储器器件中所包括的每个存储器器件相 对应的存储器存取接收的所述数据的所述部分，所述数据通路路由器电路将合并的数据提 供到所述第三接口。
17. 根据权利要求13所述的集成电路缓冲器器件，其中在所述第一接口接收的所述控 制信息包括第一地址，其中所述集成电路缓冲器包括地址转换电路以响应所述第一地址而提供第二地址，指示第一集成电路存储器器件的存储器阵列中的第一存储器位置；以及第三地址，指示第二集成电路存储器器件的存储器阵列中的第二存储器位置。
18. —种模块，包括第一集成电路存储器器件和第二集成电路存储器器件；集成电路缓冲器器件，耦合到所述第一集成电路存储器器件和所述第二集成电路存储 器器件，所述集成电路缓冲器器件包括 第一接口，用以接收控制信息；第二接口，用以输出所述控制信息和接收第一数据；以及寄存器，用以存储指示多个信号通路，耦合在所述集成电路缓冲器器件和所述第一和 第二集成电路存储器器件的每一个之间的所述多个信号通路的每个信号通路中包括的多个信号线的信息。
19. 一种在集成电路器件中的操作方法，所述方法包括接收指示具有第一存储器组织的多个集成电路存储器器件的读取操作的第一控制信息；响应所述第一控制信息，在耦合到具有第二存储器组织的第一集成电路存储器器件的第一信号通路上输出第二控制信息；响应所述第一控制信息，在耦合到第二集成电路存储器器件的所述第一信号通路上输出第三控制信息，所述第二集成电路存储器器件具有所述第二存储器组织；从所述第一集成电路存储器器件接收第一读取数据，所述第一读取数据由所述第一集成电路存储器器件响应所述第二控制信息来提供；从所述第二集成电路存储器器件接收第二读取数据，所述第二读取数据由所述第二集成电路存储器器件响应所述第三控制信息来提供；以及将包括所述第一和第二读取数据的读取数据输出到存储器控制器。
20. —种缓冲器电路，包括用于接收指示具有第一存储器组织的第一多个集成电路存储器器件的读取操作的控制信息的装置；以及用于将读取数据从具有第二存储器组织的第二多个集成电路存储器器件提供到所述接口以使得所述读取数据看起来已经从具有所述第一存储器组织的所述第一多个集成电路存储器器件读出的装置。
全文摘要
系统，除了其他实施列之外，包括集成电路缓冲器器件(可以耦合到主设备，诸如存储器控制器)和多个集成电路存储器器件之间的拓扑(数据和/或控制/地址信息)。例如，响应使用单一飞越(或总线)信号通路从集成电路缓冲器器件提供到多个集成电路缓冲器器件的控制/地址信息，可以使用不同分段(或点对点链路)信号通路，在多个集成电路存储器器件和集成电路缓冲器器件之间提供数据。集成电路缓冲器器件支持多个集成电路存储器器件的可配置有效存储器组织。由集成电路缓冲器器件向存储器控制器表示的存储器组织可以与集成电路缓冲器器件后面或耦合到集成电路缓冲器器件的实际存储器组织不同。缓冲器器件分段和合并在预期特殊存储器组织的存储器控制器和实际存储器组织之间传送的数据。
文档编号G11C5/06GK101715593SQ200880016745
公开日2010年5月26日 申请日期2008年4月3日 优先权日2007年4月6日
发明者C·汉佩尔, E·特塞, I·沙埃弗 申请人:拉姆伯斯公司