半导体元件及其操作方法
【技术领域】
[0001]本发明涉及一种集成电路技术，特别是涉及一种半导体元件及其操作方法。
【背景技术】
[0002]横向双扩散金属氧化物半导体(laterallydouble-diffused metal oxidesemiconductor, LDMOS)晶体管是半导体工艺中广为使用的一种电源元件。LDMOS晶体管可提供较高的击穿电压(Vbd),并且在操作时可具有低的接通电阻(on-resistance, Ron),因此，常用作为电源管理IC (power management IC)中的高压元件。随着电子产品高度模拟化和轻薄短小的趋势，对于电压的精准度、稳定度与元件续航力的要求也不断提高。
[0003]然而，随着LDMOS晶体管的日益缩小，构件之间的距离越来越短，因此，栅极引发漏极漏电流(gate-1nduced drain leakage, GIDL)的现象经常发生，且来自衬底的噪声(noise from the substrate)问题也益发严重。高GIDL电流以及高衬底噪声容易造成LDMOS晶体管的操作失败，使元件的效能降低。
【发明内容】
[0004]本发明的目的在于提供一种半导体元件，其中配置在栅极与漏极之间的虚设栅极用以降低GIDL电流，且配置在衬底与各阱区之间的深阱区用以减少来自衬底的噪音。
[0005]本发明的再一目的在于提供一种半导体元件的操作方法。所述半导体元件为五端子元件(five-terminal device),其可在无GIDL电流和无衬底噪音的情况下操作。
[0006]为达上述目的，本发明提供一种半导体元件，其包括具有第一导电型的衬底、具有第一导电型的第一阱区、具有第二导电型的第二阱区、栅极、具有第二导电型的源极具有第二导电型的漏极、虚设栅极(dummy gate)以及具有第二导电型的第一深阱区。第一阱区配置于衬底中。第二阱区配置于邻近第一阱区的衬底中。栅极配置于衬底上且覆盖部分第一阱区和部分第二阱区。源极配置于栅极的一侧的第一阱区中。漏极配置于栅极的另一侧的第二阱区中。虚设栅极配置于栅极和漏极之间的衬底上。第一深阱区配置于衬底中且环绕第一阱区和第二阱区。
[0007]根据本发明一实施例，所述半导体元件还包括具有第一导电型的第二深阱区，所述第二深阱区配置于第一深阱区与第一和第二阱区中每一者之间的衬底中。
[0008]根据本发明一实施例，第一和第二深阱区的掺杂浓度大于第一和第二阱区的掺杂浓度。
[0009]根据本发明一实施例，所述半导体元件还包括具有第二导电型的至少一掺杂区以及至少一隔离结构。掺杂区配置于第一深阱区中。隔离结构配置于掺杂区与源极或漏极之间的衬底中。
[0010]根据本发明一实施例，第一阱区与第二阱区接触。
[0011]根据本发明一实施例，第一阱区与第二阱区相隔一距离。
[0012]根据本发明一实施例，所述半导体元件还包括隔离结构，其配置于第一阱区和第二阱区之间的衬底中。
[0013]根据本发明一实施例,无金属娃化物区域(salicide-free reg1n)存在于栅极和虚设栅极之间。
[0014]根据本发明一实施例,还包括娃化金属层(salicide layer),其配置于栅极及源极和漏极的表面上。
[0015]根据本发明一实施例，硅化金属层进一步配置于虚设栅极的表面上。
[0016]根据本发明一实施例，栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组八口 ο
[0017]根据本发明一实施例，虚设栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组合。
[0018]根据本发明一实施例,虚设栅极为浮动栅极(floating gate)。
[0019]本发明另提供一种半导体元件的操作方法，用以操作上述的半导体元件，所述操作方法包括:施加第一电压至漏极；施加第二电压至第一深阱区；以及施加第三电压至衬
。
[0020]根据本发明一实施例，第二电压大于第三电压但小于第一电压。
[0021]根据本发明一实施例，第一电压为5V且第三电压为0V。
[0022]根据本发明一实施例，所述半导体元件的操作方法还包括:施加第四电压至源极，以及施加第五电压至栅极。
[0023]根据本发明一实施例，第四电压为0V，且第五电压为2.5V。
[0024]根据本发明一实施例，虚设栅极为浮动栅极。
[0025]根据本发明一实施例，第二深阱区为浮动的(floating)。
[0026]基于上述，通过于栅极与漏极之间配置虚设栅极以及于衬底与各阱区之间安置深阱区，可降低元件的GIDL电流并减少来自衬底的噪音。因此，可避免元件的失效(malfunct1n),且大幅提升元件的效能。
[0027]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0028]图1为根据本发明一实施例的半导体元件的剖面示意图；
[0029]图2为根据本发明另一实施例的半导体元件的剖面示意图；
[0030]图3为根据本发明又一实施例的半导体元件的剖面示意图；
[0031]图4为根据本发明再一实施例的半导体元件的剖面示意图；
[0032]图5为根据本发明另一实施例的半导体元件的剖面示意图。
[0033]附图标记:
[0034]10、20、30、40、50:半导体元件
[0035]100:衬底
[0036]102:第一阱区
[0037]104:第二阱区
[0038]105、111:闸介电层
[0039]106:栅极
[0040]107、113:导电层
[0041]108:源极
[0042]109:硅化金属层
[0043]110:漏极
[0044]112:虚设栅极
[0045]114:第一深阱区
[0046]116:第二深阱区
[0047]118:掺杂区
[0048]120、140:隔离结构
[0049]130:无硅化金属区域
【具体实施方式】
[0050]图1为根据本发明一实施例的半导体元件的剖面示意图。
[0051 ] 以下实施例中，是以第一导电型为P型，而第二导电型为N型来说明，但并不用以限定本发明。P型掺质包括硼，且N型掺质包括砷或磷。任何所属技术领域普通技术人员应了解，也可以将第一导电型置换成N型，将第二导电型置换成P型。
[0052]请参照图1，本发明的半导体元件10包括具有第一导电型的衬底100、具有第一导电型的第一阱区102、具有第二导电型的第二阱区104、栅极106、具有第二导电型的源极108、具有第二导电型的漏极110、虚设栅极112以及具有第二导电型的第一深阱区114。
[0053]衬底100可为P型半导体衬底，如P型硅衬底。第一阱区102可为P型轻掺杂(P-)区。第二阱区104可为N型轻掺杂(N-)区。第一阱区102和第二阱区104配置于衬底100中且彼此相邻。在此实施例中，第一阱区102与第二阱区104接触。第一阱区102的掺杂浓度范围为约IXlO12至2X1013atom/cm2 (原子/厘米2)。第二阱区104的掺杂浓度范围为约5X1012至3X1013atom/cm2。此外，第一阱区102与第二阱区104的掺杂浓度可相同或不同。
[0054]栅极106配置于衬底100上且覆盖部分第一阱区102和部分第二阱区104。栅极106包括栅介电层105和导电层107。栅介电层105的材料包括氧化娃、氮化娃、氮氧化娃、介电常数大于4的高k材料、或其组合。高k材料可为金属氧化物，例如Hf02、ZrO2, A1203、Ti02、La203、Y203、Gd203、Ta2O5或其组合。导电层107的材料包括非晶硅、未掺杂或掺杂多晶硅、金属(例如W、Al或Cu)、或其组合。
[0055]源极108和漏极110可为N型重掺杂(N+)区。源极108配置于栅极106 —侧的第一阱区102中。漏极110配置于栅极106另一侧的第二阱区104中。
[0056]虚设栅极112配置于栅极106与漏极106之间的衬底100上。在此实施例中，虚设栅极112的材料包括栅介电层111和导电层113。栅介电层111的材料包括氧化娃、氮化硅、氮氧化硅、介电常数大于4的高k材料、或其组合。高k材料可为金属氧化物，例如Hf02、Zr02、Al203、Ti02、La203、Y203、Gd203、Ta205或其组合。导电层113的材料包括非晶硅、未掺杂或掺杂多晶娃、金属(例如W、Al或Cu)、或其组合。此外,基于工艺可利用性(processavailability)的考量,栅介电层111可与栅介电层105具有相同的材料和厚度,且导电层113可与导电层107具有相同的材料和厚度。然而，本发明并不以此为限。在另一实施例中，栅介电层105、111可具有不同的材料和厚度。类似地，导电层107、113可具有不同的材料和厚度。举例来说，导电层107的材料可包括掺杂多晶硅，而导电层113的材料可包括非晶娃。
[0057]此处，由于虚设栅极112为浮动栅极，其材料与层数为无关紧要的(trivial)。换句话说，虚设栅极112的材料与层数可依工艺可利用性来调整。
[0058]此外，在此实施例中，虚设栅极112与漏极110相隔一距离，如图1的半导体元件10所示，但本发明不限于此。在另一实施例中，虚设栅极112的边界可与漏极110的边界对齐，如图2的半导体元件20所示。在又一实施例中(未示出)，虚设栅极112与漏极110可部分重叠。
[0059]第一深阱区114可为N型掺杂区。第一深阱区114配置于衬底100中且环绕第一和第二阱区102、104。在此实施例中，第一深阱区114环绕第一和第二阱区102、104但未与第一和第二阱区102、104接触。此外，第一