静态随机存储器单元的抗干扰电路和存储元件的制作方法
【专利摘要】本发明公开了一种静态随机存储器单元的抗干扰电路和存储元件。静态随机存储器单元的抗干扰电路包括：在所述静态随机存储器单元的存储节点(Q、QB)上分别连接的串联的第一开关元件和电容，第一开关元件受第一字线(WLB)控制，第一字线在所述静态随机存储器单元的读写操作和保持操作期间分别使第一开关元件关断和导通。它能够在保持操作期间，具有很高的抗干扰性能，另外，在SRAM单元读写时，不会因为存储节点连接的元件过多而导致读写速度变慢。
【专利说明】静态随机存储器单元的抗干扰电路和存储元件
【技术领域】
[0001] 本发明涉及静态随机存储器（SRAM)【技术领域】，更具体地，涉及静态随机存储器单 元的抗干扰电路和存储元件。
【背景技术】
[0002] 按照数据存储方式，半导体存储器分为动态随机存取存储器（DRAM)，非挥发性存 储器和静态随机存取存储器（SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的 操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存 储的信息，所以设计和制造相对容易。
[0003] 通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成，根据所 含负载器件的类型，SRAM本身又可以分为完全互补金属氧化物半导体（CMOS) SRAM，高负载 电阻（High Load Resistor) SRAM 和薄膜晶体管（Thin FilmTransistor) SRAM。完全 CMOS SRAM使用PM0S管作为负载器件，HLR SRAM使用高负载电阻作为负载器件，而TFT SRAM使 用多晶硅TFT作为负载器件。
[0004] 一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，其基本结构含有 两个钳位的反相器（NM0S管Ml和PM0S管M5构成一个反相器，NM0S管M2和PM0S管M6构 成一个反相器）和两个传输晶体管（NM0S管M3和NM0S管M4)。字线WL控制M3和M4,在 读取和写入操作时，M3和M4导通。读取时，两根位线BLB和BL均预充电至高电平。写入0 时，BL = 1，BLB = 0 ;写入 1 时，BL = 0, BLB = 1。
[0005] 现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的 分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操 作时，两条位线BL和BLB分别充电至Vdd/2,如果左边存储节点Q存储值为1，右边存储节 点QB存储值为0,则当读取操作时，WL = 1，M3导通，由于Q存储的1，M2晶体管栅电压一 直处于开启状态。BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个 放电通路，QB电压从0上升。接着在读写操作之后的保持操作期间，如果QB电压上升到一 定程度，由于QB电压连接到Ml的栅极作为控制信号，可以使Ml导通，从而下拉Q点电位， 整个SRAM内存储数据都会发生翻转。
[0006] 所以说，在读操作后的保持操作中，存储0的节点电压上升至0到Vdd/2之间某一 水平，这取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动， 就更容易发生翻转，因而静态噪声容限减小。
[0007] 同样，在读取"1"时也存在存储节点电压变化的问题。如图1中，BL和BLB在读取 存储数据之前预充电至Vdd/2,若Q = 1，QB = 0,则M3和M5形成通路，Q点电位处于Vdd/2 和Vdd之间某一水平，这取决于M3和M5导通电阻的大小。这时，如果该节点再受到一个噪 声电压的扰动，也容易发生翻转，因而静态噪声容限减小。
[0008] 为了增大噪声容限，人们提出了十管SRAM单元，该SRAM单元是在原有的SRAM六 管结构上增加了 M7?M10四个M0S晶体管，并且始终保持开启。如图2所示，如果存储节 点发生翻转，这四个始终导通的传输晶体管充当电阻和电容，RC路径可以延迟结点的翻转 时间，从而使上拉的PMOS晶体管M3、M4和下拉NMOS晶体管Ml、M2能够有足够的时间对存 储结点的电平进行恢复。但由于该SRAM单元具有如下的缺点，使其未能得到广泛的应用。 首先，单独的NMOS或者PMOS存在阈值电压损失；图2中Ml和M3的漏端存在电压差，从而 使存储节点容易受到噪声的影响。其次，由于在关键路径上增加了传输晶体管，造成延迟， 导致读写速度非常慢。
【发明内容】
[0009] 有鉴于此，本发明的一个目的在于提供一种静态随机存储器单元的抗干扰电路和 存储元件，在保持操作期间，具有很高的抗干扰性能，另外，在SRAM单元读写时，不会因为 存储节点连接的元件过多而导致读写速度变慢。
[0010] 为达到上述目的，本发明实施例提供了一种静态随机存储器单元的抗干扰电路， 包括：在所述静态随机存储器单元的存储节点上分别连接的串联的第一开关元件和电容， 第一开关元件受第一字线控制，第一字线在所述静态随机存储器单元的读写操作和保持操 作期间分别使第一开关元件关断和导通。
[0011] 可选地，第一开关元件是N型金属氧化物半导体晶体管，第一开关元件的栅极连 接所述第一字线。
[0012] 另外，本发明实施例还提供了一种抗干扰存储元件，包括：静态随机存储器单元， 具有两个存储节点，所述两个存储节点存储的值合起来表示该静态随机存储器存储的数 据；在所述两个存储节点的每个存储节点上分别连接的串联的第一开关元件和电容，串联 的第一开关元件和电容不与存储节点连接的一端连接到低电位，第一开关元件受第一字线 控制，第一字线在所述静态随机存储器单元的读写操作和保持操作期间分别使第一开关元 件关断和导通。
[0013] 可选地，第一开关元件是N型金属氧化物半导体晶体管，第一开关元件的栅极连 接所述第一字线。
[0014] 可选地，所述静态随机存储器包括两个钳位的反相器，所述两个钳位的反相器的 输出互为对方的控制端，所述两个钳位的反相器的输出端分别经各自的第二开关元件连至 两个位线，第二开关元件受第二字线控制，第二字线在所述静态随机存储器单元的读写操 作和保持操作期间分别使第二开关元件导通和关断。
[0015] 可选地，第二开关元件是N型金属氧化物半导体晶体管，第二开关元件的栅极连 接所述第二字线。
[0016] 可选地，第一开关元件的尺寸相同且被最小化。
[0017] 可选地，第二开关元件的尺寸相同且被最小化。
[0018] 可选地，所述电容的尺寸相同。
[0019] 由于本发明实施例的静态随机存储器单元的抗干扰电路和存储元件中，在存储节 点上分别连接串联的第一开关元件和电容，第一开关元件受第一字线控制，第一字线在所 述静态随机存储器单元的读写操作和保持操作期间分别使第一开关元件关断和导通，一旦 象现有技术那样，由于读操作对存储节点的影响外加外部干扰，造成保持操作期间翻转时， 由于保持操作期间第一开关元件导通，存储节点存储的电压要对电容进行充电，不会立即 造成该存储节点电平的变化，而在这变化期间，另一存储节点的电位不受影响，通过本存储 节点所属的反相器对本存储节点产生负反馈，将本存储节点的电平恢复，从而实现在保持 操作期间，具有很高的抗干扰性能。另外，在读写操作期间，第一开关元件被关断，因此不会 因为存储节点连接的元件过多而导致读写速度变慢。
【专利附图】
【附图说明】
[0020] 图1是现有技术传统的完全CMOS SRAM的电路连接图；
[0021] 图2是现有技术的十管SRAM的电路连接图；
[0022] 图3是本发明一个实施例提供的高速抗辐射的SRAM单元电路图。
【具体实施方式】
[0023] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。
[0024] 如图3所示，图3是本发明一个实施例提供的存储元件的电路图。包括第一反相 器INV1、第二反相器INV2、第一 NM0S传输晶体管M5、第二NM0S传输晶体管M6、电容C1和 电容C2,第三NM0S传输晶体管M7和第四NM0S传输晶体管M8, 一对字线WL和WLB，其中：第 一反相器INV1的输出端（存储节点）Q经第一 NM0S传输晶体管M5接位线BL，第二反相器 INV2的输出端（存储节点）QB经第二NM0S传输晶体管M6接位线BLB，第一 NM0S传输晶体 管M5的栅与第二NM0S传输晶体管M6的栅接字线WL，第一反相器INV1的输出端Q作为第 二反相器INV2的控制输入，第二反相器INV2的输出端QB作为第一反相器INV1的控制输 入。第一反相器INV1的输出端Q接第三NM0S传输晶体管M7,第二反相器INV2的输出端 QB接第四NM0S传输晶体管M8,第三匪0S传输晶体管M7和第四NM0S传输晶体管M8的栅 接字线WLB。第三NM0S传输晶体管M7和电容C1串联后接地，第四NM0S传输晶体管M8和 电容C2串联后接地。
[0025] 第一反相器INV1包括第一 PM0S管M3、第一 NM0S管M1，其中，第一 PM0S管M3的 源极接电源VDD，漏极接第一 NM0S管Ml的漏极；第一 NM0S管Ml的源极接地；第一 PM0S管 M3、第一 NM0S管Ml的栅受作为第一反相器的输入的第二反相器输出QB控制。
[0026] 第二反相器INV2包括第二PM0S管M4、第二NM0S管M2,其中，第二PM0S管M4的 源极接电源VDD，漏极接第二NM0S管M2的漏极；第二NM0S管M2的源极接地；第二PM0S管 M4、第二NM0S管M2的栅受作为第二反相器的输入的第一反相器输出Q控制。
[0027] 第一 PM0S管M3和第二PM0S管M4的尺寸相同。第一 NM0S管Ml和第二NM0S管 M2的尺寸相同。这样达到的有益效果是易于制造和使两个反相器的性能均衡。第一 NM0S 传输晶体管M5、第二NM0S传输晶体管M6的尺寸相同且被最小化，最小化的含义是使用工艺 中能达到的最小尺寸。第三NM0S传输晶体管M7和第四NM0S传输晶体管M8的尺寸相同且 被最小化。电容C1和C2的尺寸相同。
[0028] 图3中的第一反相器INV1、第二反相器INV2、第一 NM0S传输晶体管M5、第二NM0S 传输晶体管M6与图1是相同的，是一个传统静态随机存储器单元，具有两个存储节点Q、QB。 所述两个存储节点存储的值合起来表示该静态随机存储器存储的数据。图3与图1的主要 区别在于第三NM0S传输晶体管M7和第四NM0S传输晶体管M8、电容C1和C2。
[0029] 该抗干扰存储元件的工作原理如下。
[0030] 在传统静态随机存储器单元（即图3中的第一反相器INV1、第二反相器INV2、第 一 NM0S传输晶体管M5、第二NM0S传输晶体管M6)读写操作期间，WL = 1为高电平，而WLB =〇为低电平，则M7和M8关断，不影响读写操作。此时，M5、M6导通。如果左边存储节点 Q存储值为〇,右边存储节点QB存储值为1，则当正确的读取操作（BL = 1，BLB = 1)时，两 条位线BL和BLB分别充电至Vdd/2。由于QB存储的1，Ml晶体管栅电压一直处于开启状 态，BL读取Q中存储的0时，本身被充电至高电平，因此Ml和M5形成一个放电通路。此时 会使存储节点Q电平升高，但一般不会立即翻转，要等到保持操作期间翻转。BLB维持在它 的预充电值，从而把存放在Q和QB中的值传送到位线上。当正确的写操作时，通过使BL置 为1和BLB置为0可以把数据0写入这个单元。通过使BL置为0和BLB置为1可以把数 据1写入这个单元。因此，由于读写操作期间该实施例多出来的第三NM0S传输晶体管M7 和第四NM0S传输晶体管M8、电容C1和C2都是不工作的，静态随机存储器单元的读写速度 相比于现有方案1是差不多的，而相比现有方案2是有显著提高的。
[0031] 此外，在静态随机存储器单元（即图3中的第一反相器INV1、第二反相器INV2、第 一 NM0S传输晶体管M5、第二NM0S传输晶体管M6)处于保持状态下，WL = 0而WLB = 1，因 此M7和M8导通，所在路径的电容工作。假设在最初的保持状态下，Q和QB两个存储节点 的电平分别为"〇"和"1"。此时，若存储节点由于读操作期间读操作对存储节点Q的影响外 加外部干扰，造成Q的电平发生跳变，例如从〇变成1时，需要对电容C1进行充电，因此有 一个充电延迟。在这段时间内，Q会缓慢地从〇变成1，因此Q电平的变化不会立即造成存 储节点QB电平的变化。在这段时间内，存储节点QB的电平是变化不大的（如上述，当存储 节点Q存1时，存储节点QB存0 ;当存储节点Q存0时，存储节点QB存1，因此当Q在读取 操作中受影响大时，QB受影响不大），其通过M8和C2的通路，保持在原来的高电平1，因此 QB通过反相器Ml和M3对节点Q产生负反馈，将Q电平下拉至0,从而使电路稳定在原来的 逻辑状态。因此，本实施例所设计的存储元件具有现有方案1的读写速度，也具有现有方案 2的抗干扰功能。因此是一种高速的抗干扰存储元件。
[0032] 本领域技术人员应当理解，上述栅极受字线WLB控制的第三NM0S传输晶体管M7 和第四NM0S传输晶体管M8可以替换成其它开关元件，只要其受字线WLB控制，并且字线 WLB在所述静态随机存储器单元的读写操作和保持操作期间分别使该开关元件关断和导通 即可。例如，其可以替换成多个NM0S传输晶体管的集合，或PM0S传输晶体管。
[0033] 本领域技术人员应当理解，上述图3中比图1多出的开关元件和电容，实际了构成 了静态随机存储器单元的抗干扰电路，其与静态随机存储器单元配合使用，用于提高静态 随机存储器单元的抗干扰性能。
[0034] 本发明的实施例提供的存储元件包括静态随机存储器单元（即例如图1所示的传 统静态随机存储器单元）和静态随机存储器单元的抗干扰电路。
[0035] 本领域技术人员应当理解，上述实施例中的接地也可以替换成接到一个非0V的 低电位。
[0036] 本领域技术人员应当理解，上述栅极受字线WL控制的第一 NM0S传输晶体管M5、第 二NM0S传输晶体管M6也可以替换成其它开关元件，只要其受字线WL控制，并且在所述静 态随机存储器单元的读写操作和保持操作期间分别使该开关元件导通和关断即可。例如， 其可以替换成多个NMOS传输晶体管的集合，或PMOS传输晶体管。
[0037] 本领域技术人员应当理解，虽然在上述实施例中，M7、M8的尺寸相同且被最小化， 但也可以不这样设计。
[0038] 本领域技术人员应当理解，虽然在上述实施例中，M5、M6的尺寸相同且被最小化， 但也可以不这样设计。
[0039] 本领域技术人员应当理解，虽然在上述实施例中，电容Cl、C2的尺寸相同，但也可 以不这样设计。
[0040] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
【权利要求】
1. 一种静态随机存储器单元的抗干扰电路，包括：在所述静态随机存储器单元的存储 节点（Q、QB)上分别连接的串联的第一开关元件和电容，第一开关元件受第一字线（WLB)控 制，第一字线在所述静态随机存储器单元的读写操作和保持操作期间分别使第一开关元件 关断和导通。
2. 根据权利要求1所述的抗干扰电路，其中第一开关元件是N型金属氧化物半导体晶 体管，第一开关元件的栅极连接所述第一字线。
3. -种抗干扰存储元件，包括： 静态随机存储器单元，具有两个存储节点（Q、QB)，所述两个存储节点存储的值合起来 表示该静态随机存储器存储的数据； 在所述两个存储节点的每个存储节点上分别连接的串联的第一开关元件（M7、M8)和 电容（C1、C2)，串联的第一开关元件和电容不与存储节点连接的一端连接到低电位，第一开 关元件受第一字线（WLB)控制，第一字线在所述静态随机存储器单元的读写操作和保持操 作期间分别使第一开关元件关断和导通。
4. 根据权利要求3所述的存储元件，其中第一开关元件是N型金属氧化物半导体晶体 管，第一开关元件的栅极连接所述第一字线。
5. 根据权利要求3所述的存储元件，其中所述静态随机存储器包括两个钳位的反相器 (INV1、INV2)，所述两个钳位的反相器的输出互为对方的控制端，所述两个钳位的反相器的 输出端分别经各自的第二开关元件（M5、M6)连至两个位线（BL、BLB)，第二开关元件受第二 字线（WL)控制，第二字线在所述静态随机存储器单元的读写操作和保持操作期间分别使 第二开关元件导通和关断。
6. 根据权利要求5所述的存储元件，其中第二开关元件是N型金属氧化物半导体晶体 管，第二开关元件的栅极连接所述第二字线。
7. 根据权利要求3所述的存储元件，其中第一开关元件的尺寸相同且被最小化。
8. 根据权利要求5所述的存储元件，其中第二开关元件的尺寸相同且被最小化。
9. 根据权利要求3所述的存储元件，其中所述电容的尺寸相同。
【文档编号】G11C11/413GK104157303SQ201410337061
【公开日】2014年11月19日 申请日期:2014年7月15日 优先权日:2014年7月15日
【发明者】刘梦新, 刘鑫, 赵发展, 韩郑生 申请人:中国科学院微电子研究所