半导体元件及其制造方法与操作方法
【专利摘要】本发明公开了一种半导体元件及其制造方法与操作方法。半导体元件包括一衬底、一第一阱(well)、一第一重掺杂区(heavily?doping?region)、至少一第二重掺杂区、一栅极层、一第三重掺杂区以及一第四重掺杂区。第一阱设置于衬底上，第一重掺杂区设置于第一阱内，第二重掺杂区设置于第一重掺杂区内，栅极层设置于第一阱上，第三重掺杂区设置于衬底上，第四重掺杂区设置于第一阱内。第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
【专利说明】半导体元件及其制造方法与操作方法
【技术领域】
[0001]本发明是有关于一种半导体元件及其制造方法与操作方法，且特别是有关于一种用于静电放电(electrostatic discharge,ESD)保护的半导体元件及其制造方法与操作方法。
【背景技术】
[0002]由于延伸漏极金属氧化物半导体场效晶体管(extended drain MOSFET,EDM0SFET)、侧向扩散金属氧化物半导体场效晶体管(lateraldouble-diffused MOSFET,LDM0SFET)及降低表面场(reduced surface field, RE SURF)技术与既有的互补金属氧化物半导体(CMOS)工艺兼容，因此是常用来制作输出驱动器(output driver)的高压元件。典型的高电压装置的静电放电(ESD)的效能，常取决于对应的装置所有的宽度和表面或侧面规则。
[0003]高电压装置典型的特性为其具有一低导通电阻(on-state resistance, Rdson)、一高崩溃电压(breakdown voltage)、以及一低维持电压(holdingvoltage)。在静电放电的事件发生期间，低导通电阻可以使静电放电的电流更集中于装置的表面上或者装置的漏极区域的边缘上。高电流及强电场的作用，会造成此装置的表面结的物理性破坏。由于必需满足低导通电阻此一典型条件，表面或侧面规则可能无法再增加。因此，静电放电的防护将是一大挑战。
[0004]一般而言，高电压装置的高崩溃电压的特性，表示其崩溃电压系高于操作电压，并且触发电压Vtl (trigger voltage, Vtl)系高于崩溃电压。因此，在静电放电期间，高电压装置开启静电放电防护之前，高电压装置的内部电路可能处于受到损害的危险。高电压装置的低维持电压的特性,使得开机峰值电压(power-on peak voltage)或突波电压(surgevoltage)造成噪声，也使高电压装置在正常操作的情况下，可能因为噪声而被触发，造成闩锁效应(latch-up)。由于电场的分布对于电路布线(routing)是敏感的,使得高电压装置可能经历场板效应(field plate effect),所以静电放电的事件期间,静电放电的电流有集中在装置的表面上或漏极区域的边缘上的可能。
[0005]改善高电压装置的静电放电的效能的技术手段，包括增加掩模的使用或增加其他步骤，以在双载子结晶体管(Bipolar Junct1n Transistor,BJT)元件中，仓ll造一个较大尺寸的二极管，以及/或者在金属氧化物半导体晶体管(M0S transistors)中，增加其表面或侧面规则。
[0006]因此，对提供静电放电防护的结构加以改良是一个值得发展的课题。
【发明内容】
[0007]本发明是有关于一种半导体元件及其制造方法与操作方法。半导体元件中，通过设置一二极管(d1de)，搭配既有的金属氧化物半导体(MOS)，而能够提供良好的静电放电(ESD)防护效果。[0008]根据本发明的一实施例，是提出一种半导体元件。半导体元件包括一衬底、一第一讲(well)、一第一重掺杂区(heavily doping reg1n)、至少一第二重掺杂区、一栅极层、一第三重掺杂区以及一第四重掺杂区。第一阱设置于衬底上，第一重掺杂区设置于第一阱内，第二重掺杂区设置于第一重掺杂区内，栅极层设置于第一阱上，第三重掺杂区设置于衬底上，第四重掺杂区设置于第一阱内。第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0009]根据本发明的另一实施例，是提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤。提供一衬底；形成一第一阱于衬底上；形成一第一重掺杂区于第一讲内；形成至少一第二重掺杂区于第一重掺杂区内；形成一栅极层于第一讲上；形成一第三重掺杂区于衬底上；以及形成一第四重掺杂区于第一阱内；其中第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0010]根据本发明的再一实施例，是提出一种半导体元件的操作方法。半导体元件的操作方法包括:提供一半导体元件，包括一衬底、一第一讲(well)、一第一重掺杂区(heavilydoping reg1n)、至少一第二重掺杂区、一栅极层、一第三重掺杂区以及一第四重掺杂区；以及施加一栅极电压至栅极层和第四重掺杂区。半导体元件中，第一阱设置于衬底上，第一重掺杂区设置于第一讲内，第二重掺杂区设置于第一重掺杂区内，栅极层设置于第一讲上，第三重掺杂区设置于衬底上，第四重掺杂区设置于第一阱内，第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。当栅极电压高于一逆偏压(reverse bias),由第四重掺杂区和第一阱形成的一二极管(d1de)系电性导通；当栅极电压低于逆偏压，由第一重掺杂区、第三重掺杂区和栅极层形成的一金属氧化物半导体(MOS)系电性导通。
[0011]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0012]图1绘示根据第一实施例的半导体元件的上视图。
[0013]图2A绘示沿图1的剖面线2A-2A’的剖面图。
[0014]图2B绘示沿图1的剖面线2B-2B’的剖面图。
[0015]图2C绘示沿图1的剖面线2C-2C’的剖面图。
[0016]图3绘示根据第二实施例的半导体元件的上视图。
[0017]图4A绘示沿图3的剖面线4A-4A’的剖面图。
[0018]图4B绘示沿图3的剖面线4B-4B’的剖面图。
[0019]图5A绘示根据第三实施例的半导体元件的上视图。
[0020]图5B绘示沿图5A的剖面线5B-5B’的剖面图。
[0021]图6A绘示根据第四实施例的半导体元件的上视图。
[0022]图6B绘示沿图6A的剖面线6B-6B’的剖面图。
[0023]图7绘示根据第五实施例的半导体元件的剖面图。[0024]图8绘示根据第六实施例的半导体元件的剖面图。
[0025]图9绘示根据一实施例的半导体元件的电路图。
[0026]图1OA绘示根据一实施例的半导体元件的一等效电路图。
[0027]图1OB绘示根据一实施例的半导体元件的另一等效电路图。
[0028]【符号说明】
[0029]100、200、300、400、500、600:半导体元件
[0030]IlOP:衬底
[0031]121P:第一阱
[0032]123N、223N、323N:第二阱
[0033]125N:第三阱
[0034]131N:第一重掺杂区
[0035]133P:第二重掺杂区 [0036]135N:第三重掺杂区
[0037]137N:第四重掺杂区
[0038]139P:第五重掺杂区
[0039]140:栅极层
[0040]I5OcUl5OgU5Os:接触点
[0041]160:场氧化层
[0042]170、270:栅极氧化层
[0043]180N:第一轻掺杂区
[0044]223N-1:第一区域
[0045]223N-2:第二区域
[0046]271:第一栅极氧化层区段
[0047]273:第二栅极氧化层区段
[0048]2A-2A’、2B-2B，、2C-2C，、4A-4A’、4B-4B ’、5B-5B ’、6B-6B ’:剖面线
[0049]BJT:双载子晶体管
[0050]D:漏极端
[0051]Dl:距离
[0052]G:栅极端
[0053]NMOS:金属氧化物半导体元件
[0054]S:源极端
[0055]T1、T2:厚度
【具体实施方式】
[0056]第一实施例
[0057]图1绘示根据第一实施例的半导体元件100的上视图，图2Α绘示沿图1的剖面线2Α-2Α’的剖面图，图2Β绘示沿图1的剖面线2Β-2Β’的剖面图，图2C绘示沿图1的剖面线2C-2C’的剖面图。
[0058]请参照图1及图2Α~图2C。半导体元件100包括衬底110Ρ、第一阱(well)121P、第一重掺杂区(heavily doping reg1n) 131N、至少一第二重掺杂区133P、栅极层140、第三重掺杂区135N及第四重掺杂区137N。第一阱121P设置于衬底IlOP上，第一重掺杂区131N设置于第一阱121P内，第二重掺杂区133P设置于第一重掺杂区131N内，栅极层140设置于第一阱121P上，第三重掺杂区135N设置于衬底IlOP上，第四重掺杂区137N设置于第一阱121P内。第一重掺杂区131N、第三重掺杂区135N及第四重掺杂区137N具有第一掺杂型态且彼此分隔开，第一阱121P及第二重掺杂区133P有第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0059]实施例中，衬底IlOP的材质例如是P型硅或N型硅。栅极层140和第四重掺杂区137N的材质例如是多晶硅(polysilicon)。第一掺杂型态例如是P型掺杂或N型掺杂其中之一，第二掺杂型态例如是不同于第一掺杂型态的另一者。
[0060]实施例中，第一重掺杂区131N、第三重掺杂区135N及第四重掺杂区137N例如是N型重掺杂区(N type heavily doping reg1n,N+),第一讲121P及第二重掺杂区133P分别例如是 P 型讲(P type well)及 P 型重惨杂区(Ptype heavily doping reg1n, P+)。第一重掺杂区131N、第二重掺杂区133P、第三重掺杂区135N及第四重掺杂区137N的掺杂浓度大于第一阱121P的掺杂浓度。
[0061]实施例中，如图1所示，第二重掺杂区133P设置于第一重掺杂区131N内，且两者同时电性连接至源极端S，不但可以缩少源极端S的面积，且第二重掺杂区133P的周围均与第一重掺杂区131N邻接，可以形成多个等效的双载子晶体管(BJT)，进而具有较佳的静电放电防护能力。
[0062]如图1所示，半导体元件100更包括多个接触点(contact) 150s,接触点150s电性连接第一重掺杂区131N及第二重掺杂区133P至源极端S。实施例中，如图1所示，半导体元件100包括多个第二重掺杂区133P于第一重掺杂区131N内，接触点150s系交错设置电性连接于此些第二重掺杂区133P及各个第二重掺杂区133P之间的第一重掺杂区131N。实施例中，接触点150s电性连接至第一重掺杂区131N的数量与电性连接至第二重掺杂区133P的数量之比例大约是1:1。接触点150s的材质例如是鹤金属(tungsten)。
[0063]实施例中，如图1所示，接触点150s的周围完全落入第二重掺杂区133P之内，接触点150s的尺寸小于第二重掺杂区133P的尺寸，可以防止后续工艺中对位不准(misalignment)的问题。
[0064]实施例中，如图1及图2A?图2C所示，栅极层140和第四重掺杂区137N经由接触点150g电性连接至栅极端G，第三重掺杂区135N经由接触点150d电性连接至漏极端D。实施例中，接触点150d与栅极层140之间的距离Dl大约是3.5微米(μ m)。
[0065]实施例中，如图2C所示，第四重掺杂区137N设置于第一阱121P内且与第一阱121P具有一结(junct1n),第四重掺杂区137N和第一讲121P形成一嵌位二极管(clampd1de)。
[0066]如图1及图2A?图2B所示，一实施例中，半导体元件100更包括第二阱123N，第二阱123N设置于第三重掺杂区135N内并朝向衬底110P延伸。第三重掺杂区135N的掺杂浓度大于第二阱123N的掺杂浓度。实施例中，第二阱123N具有第一掺杂型态，例如是N型阱(N type well)。第二阱123N可以改变电流效应，使得静电放电电流更容易流出，并且崩溃电压亦可以降低。[0067]如图1及图2A?图2C所示，一实施例中，半导体元件100更包括第三阱125N，第三阱125N设置于衬底IlOP及第三重掺杂区135N之间。实施例中，第三阱125N具有第一掺杂型态，例如是N型深阱(de印N typewell)，第二阱123N延伸至第三阱125N中。第一重掺杂区131N、第二重掺杂区133P、第三重掺杂区135N及第四重掺杂区137N的掺杂浓度大于第二阱123N及第三阱125N的掺杂浓度。
[0068]实施例中，半导体元件100更包括场氧化层160，场氧化层160设置于第一阱121P和第三重掺杂区135N之间，场氧化层160的材质例如是二氧化硅(S12)。实施例中，如图2A?图2B所示，栅极层140部分地设置于其中之一场氧化层160上。实施例中，半导体元件100更包括栅极氧化层170，栅极氧化层170设置于栅极层140和第三阱125N之间邻接于第一阱121P和第三阱125N的结(junct1n)处。
[0069]第二实施例
[0070]图3绘示根据第二实施例的半导体元件200的上视图，图4A绘示沿图3的剖面线4A-4A’的剖面图，图4B绘示沿图3的剖面线4B-4B’的剖面图。本实施例的半导体元件200与前述第一实施例的半导体元件100不同之处在于第二阱223N的设计，其余相同之处不再
重复叙述。
[0071 ] 如图3及图4A?图4B所示，半导体元件200中，第二阱223N包括第一区域223N-1及第二区域223N-2，第一区域223N-1及第二区域223N-2系彼此分隔开。实施例中，如图3所示，第一区域223N-1及第二区域223N-2彼此分隔开而曝露出第三重掺杂区135N的中间部分表面。
[0072]静电放电通常从元件表面的中间部分开始发生，因此，实施例中，第二阱223N的第一区域223N-1及第二区域223N-2彼此分隔开而曝露出第三重掺杂区135N的中间部分表面，第二阱223N的阻值比第三重掺杂区135N的阻值低，比较容易电性导通，可以帮助在元件表面的中间部分产生的静电放电电流往两侧的第一区域223N-1及第二区域223N-2，进而增进静电防护的效果。
[0073]第三实施例
[0074]图5A绘示根据第三实施例的半导体元件300的上视图，图5B绘示沿图5A的剖面线5B-5B’的剖面图。本实施例的半导体元件300与前述第二实施例的半导体元件200不同之处在于第五重掺杂区139P的设计，其余相同之处不再重复叙述。
[0075]如图5A?图5B所示，半导体元件300更包括至少一第五重掺杂区139P，第五重掺杂区139P设置于第三重掺杂区135N内且位于第一区域223N-1和第二区域223N-2之间。第五重掺杂区139P具有第二掺杂型态，例如是P型重掺杂区。如此一来，可以产生寄生硅控整流器(silicon control rectifier, SCR),有助于静电放电防护。
[0076]实施例中，如图5A所示，半导体元件300例如包括四个第五重掺杂区139P，分别位于第一区域223N-1和第二区域223N-2之间的接触点150d的两侧。第三重掺杂区135N及第五重掺杂区139P经由接触点150d电性连接至漏极端D。
[0077]第四实施例
[0078]图6A绘示根据第四实施例的半导体元件400的上视图，图6B绘示沿图6A的剖面线6B-6B’的剖面图。本实施例的半导体元件400与前述第一实施例的半导体元件100不同之处在于第一轻掺杂区(lightly dopingreg1n) 180N的设计,其余相同之处不再重复叙述。
[0079]如图6B所示，半导体元件400更包括第一轻掺杂区180N，第一轻掺杂区180N设置于第一阱121P和第四重掺杂区137N之间。第一轻掺杂区180N具有第一掺杂型态，例如是N型轻掺杂区。实施例中，第一轻掺杂区180N完全包覆第四重掺杂区137N，而将第一阱121P和第四重掺杂区137N完全隔开。如此一来，可以提高整个半导体元件的崩溃电压至例如是15?30伏特。
[0080]第五实施例
[0081]图7绘示根据第五实施例的半导体元件500的剖面图。本实施例的半导体元件500与前述第一实施例的半导体元件100不同之处在于第二阱323N的设计，其余相同之处不再重复叙述。
[0082]如图7所示，半导体元件500中，第二阱323N设置于衬底IlOP上，第三重掺杂区135N设置于第二阱323N内。第二阱323N具有第一掺杂型态，例如是N型阱。实施例中，第一阱121P邻接于衬底IlOP及第二阱323N。
[0083]第六实施例
[0084]图8绘示根据第六实施例的半导体元件600的剖面图。本实施例的半导体元件600与前述第一实施例的半导体元件100不同之处在于栅极氧化层270的设计，其余相同之处不再重复叙述。
[0085]如图8所示，栅极氧化层270包括第一栅极氧化层区段271和第二栅极氧化层区段273。栅极氧化层270设置于栅极层140和第三阱125N之间邻接于第一阱121P和第三阱125N的结处。第一栅极氧化层区段271设置于栅极层140和第一阱121P之间，第二栅极氧化层区段273设置于第一栅极氧化层区段271和场氧化层160之间。第一栅极氧化层区段271的厚度Tl小于第二栅极氧化层区段273的厚度T2。
[0086]实施例中，第一栅极氧化层区段271的厚度Tl例如是0.008?0.02微米，第二栅极氧化层区段273的厚度T2例如是0.025?0.09微米。如此一来，可以提高整个元件的耐压能力，使得半导体元件的崩溃电压可大幅提高约10伏特。
[0087]前述实施例中的P型讲亦可以P型本体注入(P type body implantat1n)取代以形成侧向扩散金属氧化物半导体。前述实施例中的N型深阱亦可以N型阱或具有N型埋层(N type buried layer, NBL)的 N 型讲取代。
[0088]图9绘示根据一实施例的半导体元件的电路图。如图9所示,虚线圈起部分为本发明实施例的半导体元件的电路图，其中第四重掺杂区137N和第一阱121P形成一二极管(d1de)，第一重掺杂区131N、第三重掺杂区135N和栅极层140形成一金属氧化物半导体(MOS)。二极管在顺偏压中具有至少0.7伏特(V)的阻抗，在逆偏压中具有至少12?20伏特的阻抗。
[0089]实施例中，半导体元件的操作方法包括以下步骤:提供如前述实施例所述的半导体元件，以及施加一栅极电压至栅极层140和第四重掺杂区137N。当栅极电压高于一逆偏压(reverse bias)，二极管系电性导通；当栅极电压低于一逆偏压，金属氧化物半导体系电性导通。逆偏压例如是12V。如此一来，可以保护栅极氧化层不受高电压的损坏。
[0090]实施例的半导体元件可用作静电放电保护装置。图1OA绘示根据一实施例的半导体元件的一等效电路图，图1OB绘示根据一实施例的半导体元件的另一等效电路图。[0091]如图1OA所示，实施例的半导体元件ESD电性连接至另一金属氧化物半导体元件NMOS0当元件内产生正静电放电(positive ESD)时，以金属氧化物半导体元件NMOS为大型宽度延伸漏极N型金属氧化物半导体(large width EDNM0S)为例，第四重掺杂区137N和第一阱121P形成的嵌位二极管于逆偏压中具有的电阻与大型宽度延伸漏极N型金属氧化物半导体的漏极至栅极间形成的寄生电容发生RC稱合(RC coupling),使得金属氧化物半导体元件NMOS自栅极电性导通，因此正静电放电电流可以顺利经由金属氧化物半导体元件NMOS接地。
[0092]再者，产生正静电放电时，如图1OA所示，同时亦产生一个寄生的NPN双载子晶体管BJT，正静电放电电流亦可以顺利经由双载子晶体管BJT接地。并且，双载子晶体管BJT的触发电压低于大型宽度延伸漏极N型金属氧化物半导体(如图1OA所示的金属氧化物半导体元件NM0S)的触发电压，所以可以在金属氧化物半导体元件NMOS到达崩溃电压之前就把正静电放电电流导向双载子晶体管BJT，使得金属氧化物半导体元件NMOS受到良好的静电放电保护。也就是说，正静电放电电流可以从两个路径接地，正静电放电能量低时可以经由金属氧化物半导体元件NMOS接地，正静电放电能量高时亦可以经由双载子晶体管BJT接地。
[0093]当元件内产生负静电放电(negative ESD)时，如图1OB所示，金属氧化物半导体元件NMOS及半导体元件ESD产生多个等效二极管。二极管具有良好静电放电防护能力，因此实施例的半导体元件对于负静电放电亦具有良好的防护能力。
[0094]实际应用时，半导体装置中可以包括多个金属氧化物半导体元件，只需在多个金属氧化物半导体元件中选取少数几个依据本发明实施例的半导体元件改良，则整个半导体装置就可以具有良好的静电放电防护效果，并且改良为静电防护元件的半导体元件仍可以具有金属氧化物半导体元件预定的操作功能。如此一来，无须额外设置静电放电防护元件，而能够减小整个半导体装置的尺寸。
[0095]以下是提出一些实施例的一种半导体元件的制造方法，然该些步骤仅为举例说明之用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该些步骤加以修饰或变化。
[0096]请参照图1及图2A?图2C。实施例中，半导体元件100的制造方法例如包括以下步骤:提供衬底IlOP ;形成第一阱121P于衬底IlOP上；形成第一重掺杂区131N于第一阱121P内；形成至少一第二重掺杂区133P于第一重掺杂区131N内；形成栅极层140于第一阱121P上；形成第三重掺杂区135N于衬底IlOP上；以及形成第四重掺杂区137N于第一阱121P内。其中第一重掺杂区131N、第三重掺杂区135N及第四重掺杂区137N具有第一掺杂型态且彼此分隔开，第一阱121P及第二重掺杂区133P有第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0097]—实施例中，如图1及图2A?图2C所示,更可形成多个接触点(contact) 150s,以电性连接第一重掺杂区131N及第二重掺杂区133P至源极端S。
[0098]一实施例中，如图1及图2A?图2C所示，更可形成第二阱123N于第三重掺杂区135N内并朝向衬底IlOP延伸，其中第二阱123N具有第一掺杂型态。
[0099]一实施例中，如图1及图2A?图2C所示，更可形成第三阱125N于衬底IlOP及第三重掺杂区135N之间，其中第三阱125N具有第一掺杂型态，第二阱123N延伸至第三阱125N 中。
[0100]—实施例中，如图1及图2A?图2C所不,更可形成场氧化层160于第一讲121P和第三重掺杂区135N之间，以及形成栅极氧化层170于栅极层140和第三阱125N之间邻接于第一阱121P和第三阱125N的结处。
[0101]实施例中，形成场氧化层160的步骤亦可以形成浅沟道隔离(shal1wtrenchisolat1n, STI)取代。
[0102]一实施例中，如图3及图4A?图4B所示，更可形成第二阱223N，包括彼此分隔开的第一区域223N-1及第二区域223N-2。
[0103]一实施例中，如图5A?图5B所示，更可形成至少一第五重掺杂区139P于第三重掺杂区135N内且位于第一区域223N-1和第二区域223N-2之间，其中第五重掺杂区139P具有第二掺杂型态。
[0104]一实施例中，如图6A?图6B所示，更可形成第一轻掺杂区180N于第一阱121P和第四重掺杂区137N之间，其中第一轻掺杂区180N具有第一掺杂型态。
[0105]一实施例中，如图7所示，更可形成第二阱323N于衬底IlOP上，第三重掺杂区135N设置于第二阱323N内。第二阱323N具有第一掺杂型态。
[0106]实施例中，例如是以双阱(twin well)工艺制作第一阱121P和第二阱323N，无须增加额外的掩模或步骤，其中此工艺亦可包括外延工艺(epiprocess)、单一多晶工艺(single poly process)和 / 或双层多晶工艺(double polyprocess)。
[0107]一实施例中，如图8所示，更可形成栅极氧化层270。栅极氧化层270的制造方法例如以下步骤:形成第一栅极氧化层区段271于栅极层140和第一阱121P之间，以及形成第二栅极氧化层区段273于第一栅极氧化层区段271和场氧化层160之间，其中第一栅极氧化层区段271的厚度Tl小于第二栅极氧化层区段273的厚度T2。
[0108]综上所述，虽然本发明已以较佳实施例发明如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体元件，包括: 一衬底； 一第一讲(well),设置于该衬底上； 一第一重掺杂区(heavily doping reg1n),设置于该第一讲内； 至少一第二重掺杂区，设置于该第一重掺杂区内； 一栅极层，设置于该第一讲上； 一第三重掺杂区，设置于该衬底上；以及 一第四重掺杂区，设置于该第一阱内； 其中该第一重掺杂区、该第三重掺杂区及该第四重掺杂区具有一第一掺杂型态且彼此分隔开，该第一阱及该第二重掺杂区有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
2.根据权利要求1所述的半导体元件，更包括多个接触点(contact),电性连接该第一重掺杂区及该第二重掺杂区至一源极端。
3.根据权利要求1所述的半导体元件，更包括一第二阱，设置于该第三重掺杂区内并朝向该衬底延伸，其中该第二阱具有该第一掺杂型态。
4.根据权利要求3所述的半导体元件，更包括一第三阱，设置于该衬底及该第三重掺杂区之间，其中该第三阱具有该第一掺杂型态，该第二阱延伸至该第三阱中。
5.根据权利要求3所述的半导体元件，其中该第二阱包括一第一区域及一第二区域，该第一区域及该第二区域系彼此分隔开，该半导体元件更包括至少一第五重掺杂区，设置于该第三重掺杂区内且位于该第一区域和该第二区域之间，其中该第五重掺杂区具有该第二掺杂型态。
6.根据权利要求1所述的半导体元件，更包括一第一轻掺杂区(Iightlydopingreg1n)，设置于该第一阱和该第四重掺杂区之间，其中该第一轻掺杂区具有该第一掺杂型态。
7.根据权利要求1所述的半导体元件，更包括一第二阱，设置于该衬底上，其中该第三重掺杂区设置于该第二阱内，该第二阱具有该第一掺杂型态。
8.根据权利要求1所述的半导体元件，更包括: 一场氧化层，设置于该第一阱和该第三重掺杂区之间；以及 一栅极氧化层，包括: 一第一栅极氧化层区段，设置于该栅极层和该第一阱之间 '及 一第二栅极氧化层区段，设置于该第一栅极氧化层区段和该场氧化层之间； 其中该第一栅极氧化层区段的厚度小于该第二栅极氧化层区段的厚度。
9.一种半导体元件的制造方法，包括: 提供一衬底； 形成一第一阱于该衬底上； 形成一第一重掺杂区于该第一阱内； 形成至少一第二重掺杂区于该第一重掺杂区内； 形成一栅极层于该第一讲上； 形成一第三重掺杂区于该衬底上；以及形成一第四重掺杂区于该第一阱内； 其中该第一重掺杂区、该第三重掺杂区及该第四重掺杂区具有一第一掺杂型态且彼此分隔开，该第一阱及该第二重掺杂区有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
10.一种半导体元件的操作方法，包括: 提供一半导体元件，包括: 一衬底； 一第一讲(well),设置于该衬底上； 一第一重掺杂区(heavily doping reg1n),设置于该第一讲内； 至少一第二重掺杂区，设置于该第一重掺杂区内； 一栅极层，设置 于该第一讲上； 一第三重掺杂区，设置于该衬底上 '及 一第四重掺杂区，设置于该第一阱内； 其中该第一重掺杂区、该第三重掺杂区及该第四重掺杂区具有一第一掺杂型态且彼此分隔开，该第一阱及该第二重掺杂区有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态；以及 施加一栅极电压至该栅极层和该第四重掺杂区； 其中，当该栅极电压高于一逆偏压(reverse bias)，由该第四重掺杂区和该第一阱形成的一二极管(d1de)系电性导通；当该栅极电压低于该逆偏压，由该第一重掺杂区、该第三重掺杂区和该栅极层形成的一金属氧化物半导体(MOS)系电性导通。
【文档编号】H01L21/82GK104037171SQ201310066909
【公开日】2014年9月10日 申请日期:2013年3月4日 优先权日:2013年3月4日
【发明者】陈永初, 陈信良 申请人:旺宏电子股份有限公司