三维半导体元件的制作方法
【技术领域】
[0001]本发明是有关于一种三维半导体元件，且特别是有关于一种操作快速的垂直通道式三维半导体元件。
【背景技术】
[0002]非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元,和环绕式栅极(surrounding gate)的存储单元等三维存储器元件。
[0003]相关设计者无不期望可以构建出一三维存储器结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行擦除和编程等操作。再者，NAND型闪存的页(Page)尺寸是与位线数目成比例。因此当元件尺寸缩小，不仅是成本降低，其平行操作的增加也提高了元件的读写速度，进而达到更高的数据传输速度。以一般的三维垂直通道式存储器元件为例，其具有更大的通孔尺寸可降低工艺上的困难度。但越大的存储单元尺寸会造成较少的位线数目，较少的平行操作以及较慢的数据读写速度。而传统的存储单元设计，一般是以一条选择线对同一列的存储单元进行选取，且同一行的存储单元是对应一条位线。以16个存储单元串行(cell strings)排列成4行和和4列，并具有4条位线为例和4条选择线，每个存储单元串行是对应一条位线和一条选择线(如SSLl /2/3/4)。如欲读取所有存储单元的数据，需选取选择线SSLl该列四个串行数据，之后依序选取选择线SSL2、SSL3和SSL4以获得另外12个串行数据。必须循环操作4次，利用选择线SSLl / 2 / 3 / 4的选取，才能读取所有串行数据。再者，当选择线SSLl被选取和进行操作时，其他对应选择线SSL2 / 3 / 4的存储单元串行也被施以相同的栅极偏压，而使栅极受到干扰。此外，非选取串行(non-selected strings)也具有栅极偏压表示有不需要的功率消耗(power consumpt1n)存在。因此，传统的存储单元设计不仅具有较低的操作速度，更具有较大的功率消耗和干扰。
【发明内容】
[0004]本发明是有关于一种三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大,功率消耗(power consumpt1n)下降,且读取存储单元时相邻存储单元之间的干扰亦可减少。
[0005]根据实施例，是提出一种三维半导体元件，包括:多层存储器层(memory layers),垂直叠层于一衬底上且存储器层是相互平行的；多条选择线(select1n lines)，位于存储器层上方，且选择线是相互平行的；多条位线(bit lines)，位于选择线上方，且位线是相互平行并垂直于选择线；多条串行(strings)垂直于存储器层和选择线，且串行(strings)被电性连接至对应的选择线；多个存储单元(cells)分别由串行、选择线和位线所定义，且存储单元被排列为多列(rows)及多行(columns),其中位线是平行于一行方向(columndirect1n),而选择线是平行于一列方向(row direct1n)。其中，同一行中相邻的存储单元被电性连接至不同的位线。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1为一三维半导体元件的立体图。
[0008]图2为本发明第一实施例的三维半导体元件的存储单元设计的上视图。
[0009]图3A绘示根据本发明第一实施例的一种矩阵阵列存储单元的串行接触排列的示意图。
[0010]图3A至图3D绘示根据本发明第一实施例的一种电性连接串行接触和对应位线的实施方式。
[0011]图4为本发明第二实施例的三维半导体元件的存储单元设计的上视图。
[0012]图5为本发明第三实施例的三维半导体元件的存储单元设计的上视图。
[0013]图6A是绘示本发明一实施例的一种矩阵阵列存储单元中，金属部的排列与设计是部分地遮盖对应的串行接触的示意图。
[0014]图6B是绘示本发明另一实施例的一种矩阵阵列存储单元中，金属部的排列与设计是完全遮盖对应的串行接触的示意图。
[0015]图7为本发明第四实施例的三维半导体元件的存储单元设计的上视图。
[0016]图8为本发明第五实施例的三维半导体元件的存储单元设计的上视图。
[0017]图9为本发明第六实施例的三维半导体元件的存储单元设计的上视图。
[0018]图10A是绘示本发明一实施例的一椭圆形串行接触的示意图。
[0019]图10B是绘示本发明一实施例的一长方形串行接触的示意图。
[0020]【符号说明】
[0021]10:衬底
[0022]11:存储器层
[0023]12、13、SSL、SSLl ?SSL4:选择线
[0024]15:串行
[0025]151:通道层
[0026]152:导电层
[0027]17:串行接触
[0028]18:金属部
[0029]18a:第一部
[0030]18b:第二部
[0031]19:导电孔
[0032]22:阶梯接触
[0033]BL、BLl ?BL16:位线
[0034]Rowl?Row8:存储单兀列
[0035]Columnl ?Column8:存储单兀行
[0036]Lupper:上直线
[0037]Llower:下直线
[0038]Px:存储单元的X节距
[0039]Py:存储单元的y节距
[0040]X:—金属部的宽度
[0041]Yl:一金属部的长度
[0042]Y2:一金属部的第一部和第二部的总长度
[0043]la、lb、2a、2b:位置
[0044]Lla:对应第一行存储单元的位置Ia的直线
[0045]Llb:对应第一行存储单元的位置Ib的直线
[0046]L2a:对应第二行存储单元的位置2a的直线
[0047]L2b:对应第二行存储单元的位置2b的直线
[0048]Xc: —串行接触的宽度
[0049]Y。:一串行接触的长度
【具体实施方式】
[0050]本发明的实施例是提出一种操作快速的三维半导体元件，例如一垂直通道式(vertical-channel, VC)三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大(增加)，功率消耗(power consumpt1n)下降,且读取存储单元时相邻存储单元之间的干扰亦可减少。
[0051]本发明可应用至多种不同存储单元排列方式的三维半导体元件例如垂直通道式(vertical-channel, VC)三维半导体元件。图1为一三维半导体元件的立体图。一三维半导体元件包括多层存储器层(memory layers) 11(包括控制栅极),垂直叠层于一衬底10上，且这些存储器层11是相互平行的；多条选择线(select1n lines) 12，位于存储器层11上方且这些选择线12是相互平行的；多条串行(strings) 15是垂直于存储器层11和选择线12，且这些串行15被电性连接至对应的这些选择线12 ;多条位线(bit lines) BLs是位于选择线12上方，且这些位线BLs是相互平行并垂直于选择线12 ;多个存储单元(cells)是分别由这些串行15、这些选择线12和这些位线BLs定义，且这些存储单元被排列为多列(rows)及多行(columns),其中位线BLs是平行于一行方向(column direct1n)而选择线12是平行于一列方向(row direct1n)。再者,多个串行接触(string contacts) 17是垂直于存储器层11和选择线12，且每串行接触17的设置是对应于存储单元的每串行15，其中串行接触1