，亦可应用于具有许多阶梯接触的元件，而用来制作选择线的层则可分区形成多条选择线于存储器层12上方，如选择线SSLl和SSL2。不需要形成许多的选择线来单独与每一列的存储单元相对应。
[0077]图案化金属层的设计
[0078]根据上述第一至第三实施例，图案化金属层(为电性连接存储单元和相应位线的目的)包括多个金属部18，各具有一长方形截面区域。如图2?图4所示，金属部18 (即长方形的第一部)是部分地遮盖对应的串行接触17。然而本发明并不以此为限。每个金属部18亦可包括第一部和第二部以全面地遮盖对应的串行接触17。金属部18的其中两种设计是参照图示说明如下。但本发明亦不仅限于此两种设计态样。
[0079]图6A是绘示本发明一实施例的一种矩阵阵列存储单元中，金属部的排列与设计是部分地遮盖对应的串行接触的示意图。图6B是绘示本发明另一实施例的一种矩阵阵列存储单元中，金属部的排列与设计是完全遮盖对应的串行接触的示意图。
[0080]如图6A和图6B所示，于同一列的这些存储单元，其相邻的金属部18是相互错开地设置。例如，位于第一行和第三行的金属部18是位于对应的存储单元的上方部分，而位于第二行和第四行的金属部18是位于对应的存储单元的下方部分。再者，经过适当设计和安排，这些金属部18是独立设置于对应的存储单元处而不造成空间上的相互干扰。
[0081]其中两相邻的存储单元之间，沿着列方向的一距离被定义为一存储单元X节距Px，沿着行方向的一距离被定义为一存储单元I节距py。如图6A所示的金属部18其中之一，其部分地遮盖对应的存储单元的串行接触，为长方形并具有分别平行于列方向(X-方向)和行方向(y_方向)的一宽度父和一长度￥1，其中父>?)(，父〈2?)(，&11(1 Yl < I / 2Py。
[0082]如图6B所示的金属部18其中之一，其全面地遮盖对应的存储单元的串行接触，包括一第一部(first part) 18a 和一第二部(second part) 18b 连接第一部 18a。第一部 18a和第二部18b的形状并不多做限制。第二部18b的形状例如是半圆形、长方形、正方形或其他不规则形状。只要第一部18a和第二部18b组合后能全面地遮盖对应的串行接触，即为可实施的态样。因此，虽然在图6B中是以半圆形的第二部18b为例做说明，但只要可以遮盖暴露于第一部18a之外的串行接触的任何第二部18形状，都可应用。第一部18a和第二部18b具有一总长度(overall length)Y2是平行于行方向，其中Y2>1 / 2Py。
[0083]根据上述实施例的结构，所有的存储单元可被同时读取，而可提高操作速度。再者，实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗(powerconsumpt1n)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。
[0084]蜂巢状阵列的存储单兀(Cells in a honeycomb array)
[0085]在第四、第五和第六实施例中，三维半导体元件中相邻列及相邻行的存储单元是以一蜂巢状排列。蜂巢状排列设计可得到更高的存储单元密度。再者，这些实施例中存储单元的串行接触17被直接连接至对应的位线BLs (不需要形成如第一至第三实施例所述的金属部18和导电孔19)。根据第四?第六实施例的存储单元设计，不需要额外制作金属层(如金属部18和导电孔19)，频带宽度可轻易地加倍。
[0086]〈第四实施例〉
[0087]图7为本发明第四实施例的三维半导体元件的存储单元设计的上视图。请同时参照图1的三维半导体元件，其绘示存储器层11、选择线12、串行15、串行接触17和位线BL等元件。图7中，相邻列(如Rowl?Row4)和相邻行(如Columnl?Column8)的存储单元被排列为一蜂巢状阵列。
[0088]根据第四实施例，同一行中相邻的存储单元被电性连接至不同的位线。以图7的第I行(Columnl)的存储单元为例，位于第I列(Rowl)和第2列(Row2)的相邻存储单元是分别电性连接至位线BLl和BL2。
[0089]再者，第四实施例中，每一条位线(如BLl?BL8)是相对应地设置于同一行的存储单元处。第四实施例中，各串行接触17的位置是分别对应各存储单元的中心。再者，一条选择线是与相邻两列的存储单元相对应。如图7所示，选择线SSLl是对应相邻的第一列(Rowl)和第二列(Row2)的存储单元，而选择线SSL2是对应相邻的第三列(Row3)和第四列(Row4)的存储单元。
[0090]再者，第四实施例中，在同一行的存储单元的串行接触17，其相邻的串行接触17的中心是未对准地错开排列(misaligned)。以图7的第I行(Columnl)的存储单元为例，对应第一列(Rowl)和第二列(Row2)的相邻的串行接触17，其是未对准地错开设置。
[0091]再者，对同一行的蜂巢状阵列存储单元的串行接触17来说，至少每相隔一个串行接触17是沿着行方向(y_方向)排列成一直线。以图7的第I行(Columnl)的存储单元为例，对应第一列(Rowl)和第三列(Row3)的串行接触17是沿着行方向(y-方向)排列成一直线。
[0092]对蜂巢状阵列的存储单元而言，串行接触17的位置除了可以如图7所示的对应各存储单元的中心，也可以如下所述的偏移存储单元的中心。
[0093]<第五实施例>
[0094]图8为本发明第五实施例的三维半导体元件的存储单元设计的上视图。请同时参照图1的三维半导体元件，其绘示存储器层11、选择线12、串行15、串行接触17和位线BL等元件。图8中，相邻列(如Rowl?Row4)和相邻行(如Columnl?Column8)的存储单元被排列为一蜂巢状阵列。
[0095]再者，第五实施例中，串行接触17的位置是偏移对应存储单元的中心，例如向左偏移和向右偏移。如图8所示，对应于同一行(例如第一行或第二行)存储单元的串行接触17,每相隔一列(例如第一列Rowl和第三列Row3,或是第二列Row2和第四列Row4)的存储单元的串行接触17是分别偏移至一左侧位置(left posit1n)和一右侧位置(rightposit1n)。因此，相邻的两位线(例如BLl和BL2)是分别沿着同一行(例如第一行)存储单元的左侧位置和右侧位置设置。
[0096]根据第五实施例，同一行中相邻的存储单元被电性连接至不同的位线。以图8的第I行(Columnl)的存储单元为例，位于第I列(RoWl)和第2列(Row2)的相邻存储单元是分别电性连接至位线BLl和BL2。因此，第五实施例中位线(如BLl?BL16)的其中两条位线的设置是对应同一行的存储单元。
[0097]根据第五实施例的设计，不需要额外制作金属层(如金属部18和导电孔19)，频带宽度可轻易地加倍。再者，相较于第四实施例，第五实施例中偏移的串行接触17可使元件的频带宽度加倍。
[0098]再者，第五实施例中，在同一行的存储单元的串行接触17，其相邻的串行接触17的中心是未对准地错开排列(misaligned)。以图8的第I行(Columnl)的存储单元为例，对应第一列(Rowl)和第二列(Row2)的相邻的串行接触17是未对准地错开设置。
[0099]再者，第五实施例中，相邻四列(如Rowl?Row4)的存储单元是经由串行接触17而电性连接至这些选择线的其中一条选择线(如SSL1)。
[0100]〈第六实施例〉
[0101]图9为本发明第六实施例的三维半导体元件的存储单元设计的上视图。图9中，相邻列(例如Rowl?Row8)和相邻行(例如Columnl?Column8)的存储单元被排列为一蜂巢状阵列。第六实施例中关于和第五实施例相同的元件请参照图8及其说明。
[0102]第六实施例和第五实施例相同的元素及其特点，例如串行接触17的偏移位置；同一行存储单元中相邻的串行接触17是错开设置；同一行的相邻存储单元被电性连接至不同的位线；两条位线是对应同一行的存储单元设置，其相关叙述与细节说明请参照第五实施例的说明，在此不再赘述。
[0103]第五实施例和第六实施例的元件分别绘示排成四列和八列的存储单元。类似于第五实施例，第六实施例中相邻四列(如Rowl?Row4)的存储单元被电性连接至一条选择线；例如第一列至第四列的存储单元电性连接至选择线SSL1，第五列至第八列的存储单元电性连接至选择线SSL2。根据实施例的设计，可以利用较少数目的选择线进行元件译码(decoding),如此可简化工艺和扩大工艺容许范围(process window)。
[0104]再者，第六实