7被电性连接至对应的选择线12和对应的位线BL。三维半导体元件还包括其它元件，例如选择线12是指上方选择线(upper select lines, upper SG),而存储器层11下方更有下方选择线(lower select lines, lower SG) 13的形成。
[0052]根据本发明的实施例，三维半导体元件中同一行中相邻的存储单元被电性连接至不同的位线。
[0053]以下是提出其中两种应用例，例如三维半导体元件中的存储单元排列为一矩阵阵列(matrix array)(即相邻列及相邻行的存储单元以一矩阵形式排列)，或是存储单元排列为一蜂巢状阵列(honeycomb array)(即相邻列及相邻行的存储单元是以未对准(中心偏移)(misaligned)形式排列)，而作本发明的实施例的说明。然而本发明并不仅限于这两种存储单元的排列态样。
[0054]根据第一、第二和第三实施例，相邻列及相邻行的存储单元被排列为一矩阵(即一矩阵阵列)。根据第四、第五和第六实施例，相邻列及相邻行的存储单元被排列为一蜂巢状阵列。实施例所叙述的细部结构是作为例示说明之用，并非作为限缩本发明保护范围之用。
[0055]以下实施例是参照所附图式叙述本发明的相关结构与工艺，然本发明并不仅限于此。实施例中相同或类似的元件是以相同或类似的标号标示。需注意的是，本发明并非显示出所有可能的实施例。未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。
[0056]矩阵阵列的存储单兀(Cells in a matrix array)
[0057]在第一、第二和第三实施例中，三维半导体元件中相邻列及相邻行的存储单元是以一矩阵形式排列(因此称为一矩阵阵列)。再者，这些实施例中存储单元的串行接触17是透过一图案化金属层(patterned metal layer)和多个导电孔(conductive vias)而电性连接至对应的位线BLs。
[0058]<第一实施例>
[0059]图2为本发明第一实施例的三维半导体元件的存储单元设计的上视图。请同时参照图1的三维半导体元件，其绘示存储器层11、选择线12、串行15、串行接触17和位线BL等元件。
[0060]多个存储单元(cells)是分别由串行15、选择线12和位线BLs定义，且这些存储单元被排列为一矩阵阵列。根据实施例，这些存储单元被排列为多列(rows)及多行(columns)，其中这些行(其行方向是沿着x方向)平行于位线BL(如BLl?BL16)，而这些列(其列方向是沿着y方向)平行于选择线(如SSLl?SSL4)。而这些存储单元的每一串行例如是包括一通道层(channel layer) 151包围一导电层(conductive layer) 152,以作一实施例的说明。然而本发明并不以此为限。
[0061]根据第一实施例，同一行中相邻的存储单元被电性连接至不同的位线。以图2的第I行的存储单元为例，位于第I列和第2列的相邻存储单元是分别电性连接至位线BLl和 BL2。
[0062]再者，第一实施例中，四条位线是相对应地设置于同一行中的存储单元处。以图2的第I行的存储单元为例，四条位线BLl?BL4是相对应地位于第I行的存储单元处。
[0063]再者，第一实施例中，串行接触17的位置是偏移于对应的存储单元的串行15的中心。如图2所示，串行接触17的位置是对应于串行15的一上方部份(upper port1n)或是一下方部份(lower port1n)。
[0064]再者，第一实施例中，对应于同一列的存储单元的串行接触17，相邻的串行接触17其中心是未对准地错开排列(misaligned)。以图2的第I列的存储单元为例,位于第I行和第2行的相邻的串行接触17是未对准地错开排列。
[0065]再者，对应于同一列的存储单元的串行接触17，每相隔一个的串行接触17(例如于第一行和第三行的串行接触17)是沿着列方向排列成一直线。请参照图3A，其绘示根据本发明第一实施例的一种矩阵阵列存储单元的串行接触排列的示意图。对应于同一列的存储单元的串行接触17是沿着列方向(即X方向)分别排成一第一直线(例如上直线Lupper)和一第二直线(例如下直线LlweJ ,且第一直线是位于对应这些串行15的一上方部份(upper port1n),第二直线是位于对应这些串行的一下方部份(lower port1n)。因此,根据串行接触17的位置，对应于同一列的存储单元的串行接触17可区分为两个群组，第一群组和第二群组是分别由奇数行(如第一行、第三行...)和偶数行(如第二行、第四行...)的串行接触17所组成。奇数行的串行接触17是沿着上直线Luppct排列，偶数行的串行接触17是沿着下直线L1otot排列。
[0066]再者，第一实施例中，对应同一列存储单元(Rowl, or Row2, or Row3or Row4)的串行接触17被电性连接至这些选择线的一条选择线，例如选择线SSLl或SSL2或SSL3或SSL4，如图2所示。然而本发明并不以此为限。在其它实施例中，至少两相邻列的串行接触17，例如相邻四列的串行接触17，被电性连接至一条选择线(如之后的第二和第三实施例所述)。
[0067]再者，如第一实施例所述的矩阵阵列的存储单元，此些串行接触17是透过一图案化金属层(patterned metal layer)和多个导电孔(conductive vias) 19而电性连接至对应的这些位线(例如BLl / BL2 /.../ BL16)，如图2所示。其中，图案化金属层包括多个金属部(metal port1ns) 18其分别形成于对应的这些存储单元的串行接触17处,各导电孔19是形成于各金属部18上以电性连接至对应的位线(例如BLl / BL2 /.../ BL16)。
[0068]图3A至图3D绘示根据本发明第一实施例的一种电性连接串行接触和对应位线的实施方式。提供如图3B所示的存储器层11、选择线12 (如SSLl?SSL4)、串行15 (例如各包括一通道层151包围一导电层152)和串行接触17的结构后，是形成包括多个金属部18的一图案化金属层，且各金属部18分别对应于这些串行15的各个串行接触17处，如图3C所示。导电孔19是形成于金属部18上,如图3D所示。之后，多条位线(例如BLl /BL2 /.../ BL16)是形成于对应的导电孔19处，而形成如图2所示的结构，因而建立串行接触17和对应位线之间的电性连接。
[0069]一实施例中，两相邻的存储单元之间，沿着列方向的距离为一存储单元X节距PX，这些选择线的一条选择线是对应m列的存储单元而设置，η条位线是对应存储单元X节距P5(设置，其中m彡2,且m = η。根据图2(以及之后的图4和图5)所示的结构，m=n=4。
[0070]根据上述，同一列(如第一列、第二列...)的存储单元被电性连接至这些选择线中的一条选择线(例如选择线SSLl或SSL2或SSL3或SSL4)，如图2所示。然而本发明并不以此为限。其它应用中也可以是将至少两相邻列的存储单元电性连接至一条选择线，如以下实施例所例示。
[0071]〈第二实施例〉
[0072]图4为本发明第二实施例的三维半导体元件的存储单元设计的上视图。第二实施例中关于和第一实施例相同的元件请参照图2及其说明，在此不再赘述。
[0073]第二实施例和第一实施例的三维半导体元件，其不同之处在于耦接至一选择线的存储单元的列数目。在第二实施例中，位于四个相邻列的存储单元被耦接至多条选择线其中之一，例如图4中所示的SSL。根据实施例的设计，可以利用较少数目的选择线进行元件译码(decoding),如此可简化工艺和扩大工艺容许范围(process window)。
[0074]<第三实施例>
[0075]图5为本发明第三实施例的三维半导体元件的存储单元设计的上视图。第三实施例中关于和第一实施例相同的元件请参照图2及其说明，在此不再赘述。
[0076]第三实施例和第一实施例的三维半导体元件，其不同之处在于耦接至一选择线的存储单元的列数目。在第三实施例中，位于四个相邻列的存储单元被耦接至多条选择线其中之一。如图5所示,位于相邻的第一列到第四列(Rowl?Row4)的存储单元被电性连接至选择线SSL1,位于相邻的第五列到第八列(Row5?Row8)的存储单元被电性连接至选择线SSL2。图5中元件更具有多个阶梯接触(staircase contacts) 22于存储器层12。根据第三实施例的设计