施例中，对同一行的蜂巢状阵列存储单元的串行接触17来说，每相隔三个串行接触17是沿着行方向(y_方向)排列成一直线。以图9的第I行(Columnl)的存储单元为例，对应第一列(Rowl)和第五列(Row5)的串行接触17是沿着行方向(y-方向)排列成一直线。
[0105]第六实施例中，如图9所示，根据串行接触17的位置，对应于同一行存储单元的串行接触17可区分为两个群组，对同一行如第一行的存储单元来说，对应第一列(RoWl)、第五列(Row5)(和第九列...)的串行接触17是构成第一群组，其中第一行(Columnl)存储单元的第一群组的串行接触17是对应一位置Ia并沿着线Lla排列。再者，对第一行(Columnl)存储单元，对应第三列(Row3)、第七列(Row7)(和第i^一列...)的串行接触17是构成第二群组，其中第一行(Columnl)存储单元的第二群组的串行接触17是对应一位置Ib并沿着线Llb排列。对第二行(Column2)的存储单元，对应第二列(Row2)、第六列(Row6)(和第十列...)的串行接触17是构成第二行的第一群组，其中第二行存储单元的第一群组的串行接触17是对应一位置2a并沿着线L2a排列；再者，对应第四列(Row4)、第八列(Row8)(和第十二列...)的串行接触17是构成第二行的第二群组，其中第二行存储单元的第二群组的串行接触17是对应一位置2b并沿着线L2b排列。如图9所示，线Lla和线L2a(a-位置)是偏移至存储单元中心的左侧，而线Llb和线L2b (b_位置)是偏移至存储单元中心的右侧。对应存储单元的位线(图9省略未绘示)是对应线Lla、线L2a、线Lib、线L2b...等设置。
[0106]根据第四到第六实施例的元件，其存储单元排列为一蜂巢状阵列，相邻列和行的存储单元具有重叠区域，例如第一列(Rowl)第一行(Columnl)的存储单元其导电层152的右侧边缘是与第二列(RoW2)第二行(Column2)的存储单元其导电层152的左侧边缘重叠(图9)，是给予应用元件可省略制作如第一?第三实施例的金属部18和导电孔19的机会。因此，如第四、第五或第六实施例所提出的元件，其频带宽度可更容易地加倍。
[0107]再者，虽然图9是绘示两条位线对应同一行的存储单元设置(例如分别对应第一行存储单元的线Lla和Llb设置)，但本发明并不以此为限。对应同一行存储单元所设置的位线数目可以设计超过两条(如3，4，5..条)，是可应用条件所需、成本限制和/或元件性能而定。
[0108]再者，如图8和图9所示的串行接触17其形状为椭圆形，但本发明对于串行接触17的形状并不特别限制。串行接触17的形状可以是圆形、椭圆形、长方形或其他形状。图1OA绘示本发明一实施例的一椭圆形串行接触的示意图。图1OB绘示本发明一实施例的一长方形串行接触的示意图。如图1OA所示，具椭圆形截面的一串行接触具有平行于列方向(X-方向)的一宽度X。和平行于行方向(y_方向)的一长度Y。，其中Υε>Χ。，或Υε>2Χ。。如图1OB所示，具长方形截面的一串行接触具有一宽度X。和一长度Y。，其中?或Υ>2Χ。。
[0109]根据上述实施例所揭露的内容，其所绘示的细部结构和说明为叙述之用，而本发明并不仅限制在上述结构。因此，相关领域的技艺者可知，上述实施例所提出的构造和设计皆可根据应用的实际需求而做适当修饰和调整。根据上述实施例所揭露的三维半导体元件结构，所有的存储单元可被同时读取，而可提高操作速度。再者，实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。
[0110]综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种三维半导体元件，包括: 多层存储器层(memory layers)，垂直叠层于一衬底上且这些存储器层相互平行； 多条选择线(select1n lines)，位于这些存储器层上方且这些选择线相互平行； 多条位线(bit lines)，位于这些选择线上方，且这些位线相互平行并垂直于这些选择线.多条串行(strings)垂直于这些存储器层和这些选择线，且这些串行(strings)被电性连接至对应的这些选择线； 多个存储单元(cells)分别由这些串行、这些选择线和这些位线定义，且这些存储单元被排列为多列(rows)及多行(columns),其中这些位线是平行于一行方向(columndirect1n),而这些选择线是平行于一列方向(row direct1n)； 其中同一行中相邻的这些存储单元被电性连接至不同的这些位线。
2.根据权利要求1所述的元件，其中至少两条这些位线对应地位于同一行中的这些存储单元处。
3.根据权利要求1所述的元件，其中四条这些位线是相对应地设置于同一行中的这些存储单元处。
4.根据权利要求1所述的元件，其中至少相邻的这些两列的这些存储单元被电性连接至这些选择线之一。
5.根据权利要求1所述的元件，其中相邻的这些四列的这些存储单元被电性连接至这些选择线之一。
6.根据权利要求1所述的元件，更包括: 多个串行接触(string contacts)垂直于这些存储器层和这些选择线,且每个该串行接触的设置是对应于这些存储单元的每个该串行，其中这些串行接触被电性连接至对应的这些选择线和对应的这些位线。
7.根据权利要求6所述的元件，其中这些串行接触的位置是偏移于相对应的这些存储单元的中心。
8.根据权利要求6所述的元件，其中对应于同一列的这些存储单元的这些串行接触，相邻的这些串行接触其中心是未对准的排列。
9.根据权利要求6所述的元件，其中对应于同一列的这些存储单元的这些串行接触，每相隔一个的这些串行接触是沿着该列方向排成一直线。
10.根据权利要求9所述的元件，其中对应于同一列的这些存储单元的这些串行接触是沿着该列方向分别排成一第一直线和一第二直线，且该第一直线是位于对应这些串行的一上方部份(upper port1n),且该第二直线是位于对应这些串行的一下方部份(lowerport1n), 其中当这些存储单元排列成一矩阵阵列(matrix array),这些串行接触是透过一图案化金属层(patterned metal layer)和多个导电孔(conductive vias)而电性连接至对应的这些位线，其中该图案化金属层包括多个金属部(metal port1ns)其分别形成于对应的这些存储单元的这些串行接触处，每该个导电孔是形成于每该金属部上以电性连接至对应的该位线，其中这些金属部是部份地或完全地遮盖对应的这些串行接触，其中于同一列的这些存储单元，其相邻的这些金属部是错开地设置， 其中，两相邻的这些存储单元之间，沿着该列方向的距离为一存储单元X节距Px和沿着该行方向的距离为一存储单元I节距Py，当这些金属部之一至少部份地遮盖对应的该串行接触且该金属部为长方形的一第一部(first part)时，该第一部具有分别平行于该列方向和该行方向的一宽度X和一长度Y1，其中2Px>X>Px and YKl / 2Py ;当该金属部完全地遮盖对应的该串行接触时，该金属部包括该第一部和一第二部(second part)连接该第一部，该第一部和该第二部的总长度(overall length)Y2是平行于该行方向，其中Y2>1 / 2Py。
【专利摘要】本发明公开了一种三维半导体元件，包括：多层存储器层(memory layers)，垂直叠层于一衬底上且存储器层是相互平行的；多条选择线(selection lines)，位于存储器层上方，且选择线是相互平行的；多条位线(bit lines)，位于选择线上方，且位线是相互平行并垂直于选择线；多条串行(strings)垂直于存储器层和选择线，且串行被电性连接至对应的选择线；多个存储单元(cells)分别由串行、选择线和位线所定义，且存储单元是排列为多列(rows)及多行(columns)，其中位线是平行于一行方向，而选择线是平行于一列方向。其中，同一行中相邻的存储单元被电性连接至不同的位线。
【IPC分类】G11C16-06, H01L27-115
【公开号】CN104795103
【申请号】CN201410029570
【发明人】陈士弘
【申请人】旺宏电子股份有限公司
【公开日】2015年7月22日
【申请日】2014年1月22日