管T17)长期处于导通的状态，从而导致构成下拉模块16的薄膜晶体管容易产生老化。在构成下拉模块16的薄膜晶体管老化时，移位寄存器单元I的稳定性无法得到保障，进而对栅极驱动装置、以及显示装置的工作稳定性也带来不良影响。
[0055]相对于此，在本发明的实施方式中，第一下拉控制信号生成模块23、第二下拉控制信号生成模块24来分别生成下拉控制信号，并且下拉模块25在由第一下拉控制信号生成模块23、第二下拉控制信号生成模块24分别生成的下拉控制信号的控制下对驱动输出信号进行下拉。从而，能够有效地避免下拉控制节点的电位的占空比过大，从而能够避免构成下拉模块25的薄膜晶体管处于长期导通的状态。由此，能够避免构成下拉模块25的薄膜晶体管快速老化，增加了移位寄存器单元2的稳定性。
[0056]具体地，第一下拉控制信号生成模块23与第一信号的输入端DC1、驱动输入信号的输入端INPUT、上拉控制节点PU、第一下拉控制节点PDl连接，配置来在第一信号DCl为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点roi的电位。
[0057]例如，参考图4，第一下拉控制信号生成模块23包括第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6。其中，第四薄膜晶体管T4的漏极和栅极与第一信号的输入端DCl连接，源级与第一下拉控制节点PDl连接；第五薄膜晶体管T5的漏极与第一下拉控制节点PDl连接，栅极与驱动输入信号的输入端INPUT连接，源级与低电平信号输入端VSS连接；第六薄膜晶体管T6的漏极与第一下拉控制节点PDl连接，栅极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接。
[0058]由此，在本发明的实施方式中，在第一信号为高电平时，第四薄膜晶体管T4被导通，从而在第五薄膜晶体管T5和第六薄膜晶体管T6截止的情况下，将第一下拉控制节点PDl保持在高电平。在第一信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第五薄膜晶体管T5被导通，由此能够将第一下拉控制节点PDl控制在低电平。同样，在第一信号为高电平期间，在上拉控制节点PU为高电平的情况下，第六薄膜晶体管T6被导通，由此能够将第一下拉控制节点PDl控制在低电平。
[0059]在图5中，以第一信号为高电平的情形为例表示了各个节点的波形。参考图5，在第一周期?第三周期中，驱动输入信号的输入端INPUT的信号成为高电平和/或上拉控制节点H)的信号成为高电平，因此在第一周期?第三周期中，第一下拉控制节点PDl控制在低电平。此外，在其他周期(例如第四周期)中，驱动输入信号的输入端INPUT的信号和上拉控制节点ro的信号都是低电平，第五薄膜晶体管T5和第六薄膜晶体管T6被截止，因此第一下拉控制节点PDl在高电平直流信号的作用下保持在高电平。
[0060]在这里，本发明的实施方式的第一下拉控制信号生成模块23不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成第一下拉控制信号生成模块23，也可以以其他的连接方式构成第一下拉控制信号生成模块23，只要第一下拉控制信号生成模块23在第一信号DCl为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点roi的电位即可。
[0061]第二下拉控制信号生成模块24与第二信号的输入端DC2、驱动输入信号的输入端INPUT、上拉控制节点PU、第二下拉控制节点PD2连接，配置来在第二信号DC2为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点的电位。
[0062]例如，参考图4，第二下拉控制信号生成模块24包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9。其中，第七薄膜晶体管T7的漏极和栅极与第二信号的输入端DC2连接，源级与第二下拉控制节点PD2连接；第八薄膜晶体管T8的漏极与第二下拉控制节点PD2连接，栅极与驱动输入信号的输入端INPUT连接，其源级与低电平信号输入端VSS连接；第九薄膜晶体管T9的漏极与第二下拉控制节点PD2连接，栅极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接。
[0063]由此，在本发明的实施方式中，在第二信号为高电平时，第七薄膜晶体管T7被导通，从而在第八薄膜晶体管T8和第九薄膜晶体管T9截止的情况下，将第二下拉控制节点PD2保持在高电平。在第二信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第八薄膜晶体管T8被导通，由此能够将第二下拉控制节点PD2控制在低电平。同样，在第二电平为高电平期间，在上拉控制节点PU为高电平的情况下，第九薄膜晶体管T9被导通，由此能够将第二下拉控制节点PD2控制在低电平。
[0064]在图5所示的波形图中，以第一信号为高电平且第二信号为低电平的情形为例，表示了各个节点的波形。参考图5，由于第二信号为低电平，第七薄膜晶体管T7被截止，因此第二下拉控制节点PD2保持在低电平。假设第二信号为高电平的情况下，第二下拉控制节点PD2与第一下拉控制节点PDl相同地，在第一周期?第三周期中成为低电平，在其他周期(例如第四周期)中保持在高电平。
[0065]在这里，本发明的实施方式的第二下拉控制信号生成模块24不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成第二下拉控制信号生成模块24，也可以以其他的连接方式构成第二下拉控制信号生成模块24，只要第二下拉控制信号生成模块24在第二信号DC2为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点Η)2的电位即可。
[0066]在本发明的实施方式中，第一信号DCl与第二信号DC2交替成为高电平。具体地，如图6所示，在第一信号DCl处于高电平的时刻，第二信号DC2处于低电平。相反，在第一信号DCl处于低电平的时刻，第二信号DC2处于高电平。其中，在图6中，以第一信号DCl和第二信号DC2的占空比分别为50%为例，图示了第一信号DCl和第二信号DC2的波形。但是，在本发明的实施方式中，也可以对第一信号DCl和第二信号DC2的占空比进行调整，只要能够保证第一信号DCl与第二信号DC2交替成为高电平。
[0067]如上所述，第一下拉控制信号生成模块23在第一信号为高电平的期间进行动作，第二下拉控制信号生成模块24在第二信号为高电平的期间进行动作，因此在第一信号DCl与第二信号DC2交替成为高电平的情况下，第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行动作。
[0068]为了确保第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行动作，在本发明的实施方式中可选择地，第一下拉控制信号生成模块23包括第十薄膜晶体管T10，第二下拉控制信号生成模块24包括第十一薄膜晶体管T11。
[0069]参考图4，第十薄膜晶体管TlO漏极与第一下拉控制节点PDl连接，栅极与第二下拉控制节点PD2连接，源级与低电平信号输入端VSS连接。第十一薄膜晶体管Tll的漏极与第二下拉控制节点PD2连接，栅极与第一下拉控制节点PDl连接，源级与低电平信号输入端VSS连接。
[0070]由此，在第二信号成为高电平而第二下拉控制节点PD2成为高电平时，第十薄膜晶体管TlO被导通，同时第二下拉控制信号生成模块24进行工作。在第十薄膜晶体管TlO被导通时，能够有效地将第一下拉控制节点PDl保持在低电平，从而保证第一下拉控制信号生成模块23不进行工作。同样，在第一信号成为高电平而第一下拉控制节点PDl成为高电平时，第十一薄膜晶体管Tll被导通，同时第一下拉控制信号生成模块23进行工作。在第十薄膜晶体管Tll被导通时，能够有效地将第二下拉控制节点PD2保持在低电平，从而保证第二下拉控制信号生成模块24不进行工作。
[0071]如上所述，通过第一下拉控制信号生成模块23包括第十薄膜晶体管T10，第二下拉控制信号生成模块24包括第十一薄膜晶体管Tl I，从而能够在第一信号DCl和第二信号DC2交替成为高电平时，可靠地保证第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行工作。
[0072]下拉模块25与第一下拉控制节点HH、第二下拉控制节点PD2连接，配置来根据第一下拉控制节点的电位和第二下拉控制节点的电位对驱动输出信号进行下拉。
[0073]参考图4，下拉模块25包括第十二薄膜晶体管T12。第十二薄膜晶体管T12的漏极与驱动输出信号的输出端OUTPUT连接，源级与低电平信号输入端VSS连接，第一栅极与第一下拉控制节点PDl连接，第二栅极与第二下拉控制节点PD2连接。其中，第十二薄膜晶体管T12为双栅极型的薄膜晶体管，因此在第一栅极或第二栅极施中施加了高电平的情况下，第十二薄膜晶体管T12被导通。
[0074]具体地，在图4所示的结构中，在第一下拉控制节点PDl成为高电平或者第二下拉控制节点PD2成为高电平的情况下，第十二薄膜晶体管T12被导通，从而驱动输出信号的输出端OUTPUT能够有效地保持在低电平。
[0075]例如，如图5所示的波形图所示，在除了第一周期?第三周期的其他周期(例如第四周期)中，第一下拉控制节点PDl为高电平，因此在下拉模块25的作用下，驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。
[0076]如上所述，虽然第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行工作，但是下拉