模块25能够同时根据第一下拉控制节点PDl的电位和第二下拉控制节点的电位对驱动输出信号进行下拉，因此能够有效地对驱动输出信号进行下拉。即，下拉模块25在第一下拉控制节点PDl成为高电平或者第二下拉控制节点PD2成为高电平的情况下，对驱动输出信号进行下拉，因此在第一信号为高电平期间按照第一下拉控制节点PDl进行下拉动作，在第二信号为高电平期间按照第二下拉控制节点PD2进行下拉动作。
[0077]此外，本发明的实施方式的下拉模块25不限定于图4所示的结构，也可以采用其他的结构，只要下拉模块25能够根据第一下拉控制节点的电位和第二下拉控制节点的电位对驱动输出信号进行下拉即可。
[0078]可选择地，本发明的实施方式的下拉模块25还包括第十三薄膜晶体管T13。参考图4，第十三薄膜晶体管T13的漏极与上拉控制节点HJ连接，源级与低电平信号输入端VSS连接，第一栅极与第一下拉控制节点PDl连接，第二栅极与第二下拉控制节点PD2连接。
[0079]具体地，在第一下拉控制节点PDl为高电平或者第二下拉控制节点PD2为高电平时，第十三薄膜晶体管T13被导通，因此上拉控制节点HJ的电位能够有效地保持在低电平。如上所述，在上拉控制节点PU为低电平时，由于上拉控制节点HJ的电位小于第三薄膜晶体管T3的导通电压，使得从驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。
[0080]如上所述，根据本发明的实施方式的移位寄存器单元2，由于第一信号DCl与第二信号DC2交替地成为高电平，从而第一下拉控制信号生成模块23和第二下拉控制信号生成模块交替地对第一下拉控制节点PDl和第二下拉控制节点PD2进行控制。然后，下拉模块25能够根据第一下拉控制节点PDl和第二下拉控制节点TO2，对驱动输出信号进行下拉。即，在第一信号为高电平期间，下拉模块25能够按照第一下拉控制节点roi的电位对驱动输出信号进行下拉，在第二信号为高电平期间，能够按照第二下拉控制节点TO2的电位对驱动输出信号进行下拉。
[0081]由此，在本发明的实施方式中，第一下拉控制节点PDl在第二信号DC2成为高电平期间处于低电平，因此第一下拉控制节点的占空比能够控制成不会特别大。例如，第一下拉控制节点的占空比略小于第一信号DCl的占空比，在图6所示的情况下为约等于50%。同样第二下拉控制节点PD2在第一信号DCl为高电平期间处于低电平，因此第二下拉控制节点的占空比能够控制成不会特别大。例如，第二下拉控制节点的占空比略小于第二信号DCl的占空比，在图6所示的情况下为约等于50%。从而，能够避免构成如图4构成的下拉模块25的双极型薄膜晶体管的某个PN结长期处于导通状态，能够避免薄膜晶体管快速老化。由此，能够提高移位寄存器单元、栅极驱动装置和显示装置的稳定性。
[0082]下面，参照图7来说明本发明的实施方式的栅极驱动装置。本发明的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。
[0083]如图7所示，本发明的实施方式的栅极驱动装置包括N个移位寄存器单元。其中，N为大于I的自然数。并且，栅极驱动装置所包括的每个移位寄存器单元可以采用如上所述的结构。
[0084]在图7所示的栅极驱动装置的结构中，第η个移位寄存器单元的驱动输入信号的输入端与第η-1个移位寄存器单元的驱动输出信号的输出端连接。其中，l〈n〈 = N。S卩，第η-1个移位寄存器单元的驱动输出信号作为驱动输入信号输入到第η个移位寄存器单元。此外，第I个移动寄存器模块的驱动输入信号的输入端与起始信号的输出端连接。
[0085]由此，从第I个?第N个移位寄存器单元输出的驱动输出信号依次成为，从起始信号按周期移位后的驱动输出信号。
[0086]此外，在图7所示的栅极驱动装置所包括的各个移位寄存器单元中分别接收第一信号、第二信号以及高电平直流信号，从而根据所接收的上述信号而输出对驱动输入信号移位后的驱动输出信号。
[0087]下面，参照图8来说明本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。图8是本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。
[0088]如图8所示，显示装置包括显示面板、栅极驱动装置。此外，在图8所示的显示装置中，可以根据需要而设置其他的装置。例如，如图8所示，显示装置还可以包括数据驱动
目.ο
[0089]图8的显示装置所包括的栅极驱动装置可以采用图7所示的结构。栅极驱动装置所包括的各个移位寄存器单元配置来对显示面板的像素区域的对应的行的薄膜晶体管进行导通/截止。具体地，当移位寄存器单元所输出的驱动输出信号成为高电平时，对所对应的行的薄膜晶体管进行导通。由于各个移位寄存器单元依次输出移位后的驱动输出信号，因此在显示面板中各个行的薄膜晶体管依次被导通，从而被导通的薄膜晶体管能够按照数据驱动装置输出的信号而进行亮度等的控制。
[0090]下面，参照图9来说明本发明的实施方式的应用于移位寄存器单元的控制方法。图9是表示本发明的实施方式的控制方法的流程图。
[0091 ] 在步骤SI中，根据驱动输入信号和时钟信号来控制上拉控制节点的电位。
[0092]具体地，在应用于图2所示的移位寄存器单元2的情况下，输入模块21与驱动输入信号的输入端INPUT、时钟信号的输入端CLK、上拉控制节点PU连接，配置来根据驱动输入信号INPUT和时钟信号CLK来控制上拉控制节点HJ的电位。例如，输入模块21可以包括第一薄膜晶体管Tl、第二薄膜晶体管T2、电容Cl。
[0093]通过第一薄膜晶体管Tl、第二薄膜晶体管T2，能够将驱动输入信号和时钟信号传递到上拉控制节点PU。此外，通过电容Cl，在上拉控制节点PU的电位能够被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。
[0094]在步骤S2中，根据上拉控制节点的电位对驱动输出信号进行上拉。
[0095]具体地，在应用于图2所示的移位寄存器单元2的情况下，上拉模块22与高电平直流信号的输入端DCH、上拉控制节点PU、驱动输出信号的输出端OUTPUT连接，配置来根据上拉控制节点PU的电位对驱动输出信号进行上拉。例如，上拉模块22包括第三薄膜晶体管T3。
[0096]通过第三薄膜晶体管T3，根据上拉控制节点PU的电位而从驱动输出信号的输出端OUTPUT输出对驱动输入信号移位后的驱动输出信号。例如，第三薄膜晶体管T3构成为，在上拉控制节点PU的电位大于导通电压的情况下被导通。如图5所示，由于第一周期中的上拉控制节点PU的电位小于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被截止。因此，从驱动输出信号的输出端OUTPUT的信号为低电平。此外，在第二周期和第三周期中，由于上拉控制节点PU的电位大于等于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被导通。进而，在连接到第三晶体管T3的漏极的高电平直流信号的输入端DCH的信号的作用下，如图5所示，从驱动输出信号的输出端OUTPUT的电位为上拉控制节点HJ的电位的一半。
[0097]在步骤S3中，在第一信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制第一下拉控制节点的电位。
[0098]具体地，在应用于图2所示的移位寄存器单元2的情况下，第一下拉控制信号生成模块23与第一信号的输入端DCl、驱动输入信号的输入端INPUT、上拉控制节点PU、第一下拉控制节点PDl连接，配置来在第一信号DCl为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点roi的电位。
[0099]例如，第一下拉控制信号生成模块23包括第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6。在第一信号为高电平时，第四薄膜晶体管T4被导通，从而在第五薄膜晶体管T5和第六薄膜晶体管T6截止的情况下，将第一下拉控制节点PDl保持在高电平。在第一信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第五薄膜晶体管T5被导通，由此能够将第一下拉控制节点PDl控制在低电平。同样，在第一信号为高电平期间，在上拉控制节点PU为高电平的情况下，第六薄膜晶体管T6被导通，由此能够将第一下拉控制节点PDl控制在低电平。
[0100]在步骤S4中，在第二信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制第二下拉控制节点的电位。
[0101]具体地，在应用于图2所示的移位寄存器单元2的情况下，第二下拉控制信号生成模块24与第二信号的输入端DC2、驱动输入信号的输入端INPUT、上拉控制节点PU、第二下拉控制节点PD2连接，配置来在第二信号DC2为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点的电位。
[0102]第二下拉控制信号生成模块24包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9。在第二信号为高电平时，第七薄膜晶体管T7被导通，从而在第八薄膜晶体管T8和第九薄膜晶体管T9截止的情况下，将第二下拉控制节点PD2保持在高电平。在第二信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第八薄膜晶体管T8被导通，由此能够将第二下拉控制节点PD2控制在低电平。同样，在第二电平为高电平期间，在上拉控制节点PU为高电平的情况下，第九薄膜晶体管T9被导通，由此能够将第二下拉控制节点PD2控制在低电平。
[0103]在本发明的实施方式中