专利名称：半导体元件、半导体纳米线元件及其制作方法
技术领域：
本发明是有关于一种半导体元件，特别是有关于一种具有纳米线的半导体元件。
背景技术：
金属氧化物半导体场效应晶体管(Metal-oxide-semiconductor field effect transistor，MOSFET)是一种普遍应用于极大规模集成电路(ultra large scale integrated circuit，ULSI circuit)的元件，尤其在市面上的集成电路晶片(chip)产品更是不时可以发现它的存在。对于愈来愈快速的电路运算速度、愈来愈高的电路密度、愈来愈复杂的晶片功能、以及不断下降的成本要求的发展趋势来说，金属氧化物半导体场效应晶体管的栅极(gate)长度亦需随之不断下降。当栅极长度下降到次20纳米(sub-20nm)时，源极(source)与漏极(gate)与沟道(channel)间彼此的干扰会逐渐加大到严重影响沟道电位(channelpotential)。因此，对于短栅极的晶体管来说，通常会无法十分准确地控制的沟道开启或关闭。沟道电位的栅控能力下降的现象亦称的为短沟道效应(short-channel effect)。
有许多方法可以抑制短沟道效应，像是增加基底(body)的掺杂浓度(doping concentration)、减少栅极气化层(gate oxide)的厚度、或是减少接面深度等等。然而，对于制程已经进入次20纳米的元件来说，上述方式在传统的基体(bulk siliconsubstrate)结构下有一定实际操作上的困难。因此，另一种可提供较佳短沟道效应控制的架构就被应用在尺寸不断缩小的晶体管元件上。
可大幅缩小元件尺寸的架构则提供了短沟道效应的较佳控制，其是为一种包裹式(wrap-around)的栅极架构，像是环绕式栅极(surround-gate)或是栅绕式(gate-all-around)晶体管架构。对于包裹式的栅极架构来说，通常都会有一个环绕或是包裹沟道的栅极，而这样的架构相较于其它传统基体(bulksilicon substrtae)架构、双栅式(double-gate)架构、以及三栅式(triple-gate)架构来说，更能有效地改善在栅极与沟道间的电容耦合。相较于双栅式架构，包裹式栅极架构可多提供栅极尺寸修整百分之五十的空间。图1a及图1b所示为一包裹式栅极架构的示意图，晶体管1包含有由纳米线(nano-wire)组成的源极2以及漏极4，而源极2和漏极4间的区域即为沟道7(请见图1b的晶体管剖面)。由图可知，栅极介电质(dielectric)10包裹住沟道7，栅电极8则包裹住栅极介电质10。如图1b所示，箭头12指出作用在沟道7的电场方向。
有许多方法可以实现包裹式栅极架构，举例来说，晶体管的沟道可以位于水平或垂直方向。许多现有水平方向沟道的截面则为正方形或长方形。当沟道的截面为正方形或长方形时，在边缘特别被增强的电场会造成晶体管边缘部分较其它平坦的部分还要早被导通，换句话说，即边缘部分具有较低的阀电压(thresholdvoltage)之意。上述现象会造成寄生的非导通状态(off-state)的漏电流。因此，圆形截面的沟道较方形截面的沟道来得好。
目前打造近似于圆形截面的沟道的作法为氧化形成沟道的硅束(silicon beam)以围绕方形截面的沟道的角落。然而这样的方法是利用产生许多氧化物来将方形截面的沟道修改为近似于圆形截面的沟道，是以需要极大量的氧化作用。因此，有必要发展一种无需对沟道大量氧化就能形成圆形截面的沟道的制程以及方法。
发明内容
有鉴于此，本发明提供一种半导体元件的制作方法，包括提供一半导体结构，其包含有一半导体层覆盖在一绝缘材质上；在该半导体层上形成一图案化的掩膜；在该半导体层上图案化该半导体层以形成一源极、一沟道、以及一漏极，其中该沟道是介于该源极与该漏极之间；通过退火的方式将该沟道的棱角变圆滑；以及退火前移除该图案化的掩膜。在另些实施例中，另包含有形成一栅极堆栈，其包含有一栅电极覆盖于棱角变圆滑的该沟道内一表面上的一栅介电质材质上。在另些实施例中，另包含有退火前将该图案化的掩膜修整。在另些实施例中，于退火时该沟道包含有二相邻区隔区域以形成管状的沟道形状。
本发明另提供一种半导体元件。该半导体元件包含有一绝缘层覆盖在一下层；一半导体层覆盖在一绝缘层上，该半导体层包含有一源极、一漏极、以及介于该源极与该漏极间和该绝缘层连接的一水平的纳米线结构；于该纳米线结构至少一片段的一表面上长出一栅介电质；以及于该栅介电质上长出一栅电极。在另些实施例中，该纳米线结构的直径是小于20纳米。在另些实施例中，于退火时该沟道是包含有于该图案化主动区内的二相邻区隔区域熔化所形成的一中空管。该纳米线的截面可为圆形、椭圆形、正方形、长方形、或者是其它的形状。
本发明是这样实现的本发明提供一种半导体元件的制作方法，所述半导体元件的制作方法包括提供一半导体结构，其包含有一半导体层覆盖在一绝缘材质上；在该半导体层上形成一图案化的掩膜(patternedmask)；在该半导体层上图案化(pattern)该半导体层以形成一源极(source)、一沟道(channel)、以及一漏极(drain)，其中该沟道是介于该源极与该漏极之间；通过退火(anneal)的方式将该沟道的棱角变圆滑；以及退火后移除该图案化的掩膜。
本发明所述的半导体元件的制作方法，另包含有在图案化该半导体层后修整(trim)该图案化的掩膜，其中该图案化的掩膜的修整会造成该图案化的掩膜从一主动区的一边内缩20埃到5000埃。
本发明所述的半导体元件的制作方法，是利用一等向蚀刻(isotropic etch)或一干等离子蚀刻(plasma etch)来修整该图案化的掩膜。
本发明所述的半导体元件的制作方法，该图案化的掩膜包含有一氮布层(nitrogen-containing layer)覆盖在一氧化硅层上，该氮布层是在退火前被移除。
本发明所述的半导体元件的制作方法，该退火是于一充满一气体的环境进行，该气体的种类可为氢气(hydrogen)、氮气(nitrogen)、氩气(argon)、惰性气体(inert gas)或一上述气体的组合。
本发明所述的半导体元件的制作方法，退火时该气体的种类为氢气，压力是介于10-9托尔(Torr)到800托尔之间；或是退火时该气体的种类为氮气，压力是介于10-9托尔(Torr)到800托尔之间。
本发明所述的半导体元件的制作方法，其是于一反应室(reaction chamber)在净空环境(evacuated environment)下进行退火；或是于一真空环境(vacuum environment)下进行退火，其压力是介于10-10托尔(Torr)到10-3托尔之间。
本发明所述的半导体元件的制作方法，其是于一反应室在摄氏600度到摄氏1200度下进行退火，退火时间是介于1秒到2小时之间。
本发明所述的半导体元件的制作方法，另包含有掺杂(dope)该半导体层的曝露部分。
本发明还提供一种半导体元件，所述半导体元件包括一绝缘层(insulating layer)覆盖一下层(underlying layer)；一半导体层覆盖在一绝缘层(insulating layer)上，该半导体层包含有一源极(source)、一漏极(drain)、以及介于该源极与该漏极间和该绝缘层连接的一水平的纳米线(nano-line)结构或一纳米棒(nano-rod)结构；一栅介电质形成于该纳米线结构或该纳米棒结构至少一片段的一表面上(gate dielectric)；以及一栅电极(gate electrode)形成于该栅介电质上。
本发明所述的半导体元件，该纳米线结构的一宽度小于15纳米(nm)，该栅电极的一栅极长度小于15纳米(nm)。
本发明所述的半导体元件，退火的该纳米线结构是为空心。
本发明所述的半导体元件，该半导体层的种类可为硅(silicon)、锗(germanium)、硅化锗合金(silicon-germaniumalloy)、碳硅化锗合金(silicon-germanium-carbon alloy)、铟磷化氢复合物(indium phosphine compound)、或者砷化镓复合物(gallium arsenide compound)；该绝缘层的种类可为氧化硅(silicon oxide)、氮化硅(silicon nitride)、或者氧化铝(aluminum oxide)；该栅介电质的种类可为氧化硅(siliconoxide)、氮氧化硅(silicon oxynitride)、氧化铪(hafnium oxide)、硅酸铪(hafnium silicate)、氮氧化铪(hafnium oxynitride)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、或者氧化镧(lanthalum oxide)；该栅电极的种类可为半导体材质、金属、或者金属氮化物(metal nitride)。
本发明所述的半导体元件，该纳米线结构的一截面积的一直径是小于30纳米。
本发明另提供一种半导体元件，所述半导体元件包括一基底(substrate)；一图案化主动区(patterned active area)，其是覆盖在该基底上，包含有一源极、一漏极、以及一沟道，其中该沟道是包含有于该图案化主动区内的二相邻区隔区域熔化(fusion)所形成的一中空管。
本发明所述的半导体元件，该沟道是具有一实质上圆形的截面(cross section)。
本发明所述的半导体元件，该沟道的一直径是小于20纳米。
本发明又提供一种纳米线的制作方法，所述纳米线的制作方法包括于一基底(substrate)形成一主动层(active layer)；图案化(pattern)该主动层以形成二相邻区隔区域；以及退火该二相邻区隔区域以熔化(fusion)该二相邻区隔区域来形成的一中空管。
本发明所述的纳米线的制作方法，于退火步骤前，该二相邻区隔区域是包含有二条并行线覆盖于该主动区。
本发明所述的纳米线的制作方法，是于退火时遮蔽(mask)该主动层的至少一部分。
本发明还提供一种半导体元件的制作方法，所述半导体元件的制作方法包括于一基底(substrate)形成一主动层(activelayer)；于该主动层形成一图案化的掩膜(patterned mask)，以形成一源极、一漏极、一第一沟道特征、以及介于该源极与该漏极的一第二沟道特征；遮蔽(mask)该源极与该漏极至少择一的一部分；对该第一沟道特征以及该第二沟道特征进行退火(anneal)以形成介于该源极与该漏极的一中空管；以及移除该图案化的掩膜。
图1a为具有纳米线沟道的一包裹式栅极架构的透视图，图1b为其截面图；图2a显示一双层鳍式场效应晶体管示意图，图2b显示一Ω鳍式场效应晶体管示意图，图2c显示一纳米线式鳍式场效应晶体管示意图；图3a至图3f显示氢退火过程中的断裂与变窄的纳米线示意图；图4a至图4b显示退火时主动区的硅原子移动以及断裂纳米线形成过程的示意图；图5a至图5b显示本发明一较佳实施例中硅原子可以堆积的范围较现有技术大为缩减的示意图；图6为发明一较佳实施例中一形成无变细与断点的纳米线的步骤流程图；图7a至图7h显示图6中各种不同步骤制程的一系列的元件结构；图8a至图8d显示本发明另一实施例的纳米管形成示意图。
具体实施例方式
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。
本发明一些实施例详细说明半导体元件，例如晶体管。而其它未加以说明的实施例，例如利用本发明的方式所制造的纳米线(nano-wire)或是量子线(quantum-wire)亦属于本发明的范畴。图2a至图2c显示多层(multipe-gate)晶体管或是鳍式场效应晶体管(FinFET)的演进过程。鳍式场效应晶体管即为具有鳍状(fin-like)或是线状基底(body)的场效应晶体管，传统的双栅鳍式场效应晶体管元件请参见美国专利案号6413802B1。如图2a所示，双栅场效应晶体管有一跨过沟道或是鳍状基底的栅电极，以形成双栅的结构。在此有两个栅极，其中一栅极的一侧面如图2a所示。
如图2b所示，继双栅鳍式场效应晶体管之后，演进为Ω鳍式场效应晶体管(omega-FinFET)。在其截面上，Ω鳍式场效应晶体管具有如同希腊字母Ω外型般的栅电极。Ω鳍式场效应晶体管很像是具有良好尺寸缩小能力的GAA(gate-all-around)晶体管，并且可以利用类似于双栅或三栅晶体管的制程。关于Ω鳍式场效应晶体管的详细说明请参照论文Fu-Liang Yang，etal.，“25nm CMOS Omega-FETs，”IEEE InternationalElectron Device Meeting，Technical Digest，pp.255-258，San Francisco，CA，Dec.2002。
更早之前的鳍式场效应晶体管，在鳍或是沟道部分有较尖锐的边缘或是棱角。靠近尖锐棱角的部分，其曲率半径相当小，在较低栅电压时会造成导通或是形成反转层(inversion layer)，因此在非导通状态(off-state)时在源极和漏极间形成很高的漏电流(leakage current)，而在尖锐棱角的局部高电场亦会对栅极介电质带来负面的影响。因此，本发明一实施例中关于Ω鳍式场效应晶体管的进一步改进是使用纳米线来形成基底或者是沟道。
除上述优点外，本发明使用纳米线的鳍式场效应晶体管结构另带来一可以放宽基底宽度Tsi限制的好处。基底宽度Tsi限制来自于当宽基底宽度Tsi太大时，短沟道效应就会更明显，最后造成非导通状态的漏电流。为了要抑制短沟道效应，就要明确规范出基底宽度Tsi的最大宽度，而最大的基底宽度Tsi取决于晶体管元件所使用的结构。当基底宽度Tsi太小时，尤其是比最小线宽(feature size)或是栅极长度Lg还小时，它就会在制程上变的无法预期。举例来说，元件的最小线宽为栅极长度，非基底宽度。如图2a所示，对于双栅鳍式场效应晶体管(double-gateFinFET)结构来说，能有效抑制短沟道效应的最大基底宽度Tsi大约是三分之二倍的栅极长度Lg。然而最大基底宽度小于栅极长度会造成双栅鳍式场效应晶体管的特性不如预期。图2bΩ鳍式场效应晶体管中，能有效抑制短沟道效应的最大基底宽度Tsi大约等于栅极长度Lg。最后，本发明一实施例的纳米线式鳍式场效应晶体管(nano-line FinFET)则可提供较佳的最大基底宽度，其最大基底宽度大约是栅极长度Lg的二倍。本发明纳米线式鳍式场效应晶体管所提升的最大基底宽度的好处为可提供额外设计空间并且增加制程的可制造性。
尽管纳米线式鳍式场效应晶体管的最大基底宽度Tsi己经比双栅式场效应晶体管或鳍式场效应晶体管高，但是一旦制程进入次20纳米的栅极长度，最大基底宽度Tsi仍只有40纳米抑或更小。为制造出可用于次20纳米栅极长度的纳米线式鳍式场效应晶体管的纳米线，有效控制纳米线直径的方就显得相当重要，而要制造出如此小直径的纳米线是一大挑战，尤其是在这样小的直径中纳米线中途断裂的风险相当之高。
其它有关于鳍式场效应晶体管的结构与方法的详细介绍，兹列举如下美国专利案号10/314,249(公布日期为2002年10月6日，发明名称为Multiple-Gate Transistor and Methods ofManufacture)、美国专利案号10/305,841(公布日期为2002年11月26日，发明名称为Strained-Channel Multiple-GateTransistor)、美国专利案号10/370,792(公布日期为2003年2月20日，发明名称为Semiconductor Nano-Rod Devices)、美国专利案号10/319,119(公布日期为2002年12月12日，发明名称为Semiconductor-On Insulator Chip IncorporatingPartially-Depleted，Fully-Depleted，and Multiple-GateDevices)、美国专利案号10/401,087(公布日期为2003年3月26日，发明名称为Semiconductor-On-Insulator ChipIncorporating Partially-Depleted，Fully-Depleted，andMultiple-Gate Devices)、美国专利案号10/313,887(公布日期为2002年12月6日，发明名称为CMOS inverters ConfiguredUsing Multiple-Gate Transistors)、美国专利案号10/305,728(公布日期为2002年11月26日，发明名称为“CMOS SRAM CellConfigured Using Multiple-Gate Transistors”)、美国专利案号10/377,479(公布日期为2003年2月27日，发明名称为“Contacts to Semiconductor FIN Devices”)、美国专利案号10/425,156(公布日期为2003年4月29日，发明名称为“Dopingof Semiconductor Fin Devices”)、以及美国专利案号10/608,287(公布日期为2003年6月27日，发明名称为“Structure andMethod for Forming the Gate Electrode in a Multiple-GateTransistor”)。
另一篇先前的美国专利号10/370,792的发明，公布日期为2003年2月20日，发明名称为“Semiconductor Nano-RodDevices”则详细描述了如何形成纳米线或纳米棒(nano-rod)场效应晶体管的方法，其是适用于直径尺寸大于20纳米的纳米线或纳米棒。
另外还有一些关于尺寸小于20纳米的纳米线的问题，像是氢退火(hydrogen anneal)时容易发生纳米线断裂的问题。如图3a至图3f所示，其是利用扫瞄式电子显微镜(scanning electronmicroscopy，SEM)从上视角度观看硅主动区。在图3a中，具有细的硅线16(即鳍式场效应晶体管的沟道)的硅主动区14是利用氢环绕的方式退火来形成具有圆形截面的纳米线。传统上，退火的温度是摄式950度，退火的压力是10托尔(Torr)，退火的时间则是60秒。除了形成圆形截面积的纳米线形成外，尚需注意如何形成源极2以及(或者)漏极4在棱角部分的圆滑程度。退火可以促进硅原子的迁移，而对形成圆滑部分的效应有一定的贡献。硅原子迁移最直接造成的影响就是在区域3和区域5的部分造成堆积。来自于细的硅线16在源极2和漏极4形成的过度硅堆积会导致硅线16在某一点(断点17)断掉。通常断点17会位于或者是接近硅线16的中间点，其它部分则亦可能变窄或是断掉。相较于图3b，宽度较宽的硅线16就比较不容易断裂，然而过厚的硅细也有缺点，最后导致形成的元件结构过于平面化。由厚硅细形成的平面化晶体管在尺寸的缩小上会有一定的限制，不像多栅晶体管有较大的弹性。在图3c中显示不同布局的主动区及其周围，在某一点将近断裂的硅线亦为观察的重点。
在图3d中，经过氢绕退火后，多条断裂或是将近断裂的硅线呈现彼此互相连接的布局图案。在图3e中，共有3条并排的硅线，其中中间那条硅线己经断裂。图3f则低倍率显示纳米线结构的阵列，由此可知硅线断裂的问题在许多相邻的布局中是一个很常见的问题。
在概念上，图4a及图4b显示硅的堆积以及其对于纳米线所造成的影响。在升高温度下的氢绕式退火会促使硅原子在某个方向的堆积并且形成圆形截面的纳米线。纳米线内再分布的硅原子已足够让纳米线形成具有圆形截面积，然而，实际上，如图4a所示，氢退火时硅原子也会从纳米线往漏极和源极方向移动，移动方向如箭头18所示，其移动亦造成纳米线愈靠近中间点时愈细。一旦纳米线变细就像图4b时，等退火结束后纳米线也断裂了。在图4a中，箭头22则表示从外部区域的源极2和漏极4来的硅原子堆积方向，而在退火时，这样的堆积则会把源极2和漏极4的棱角修饰到图4b所示的圆滑程度。
如图5a所示，为了避免太多硅原子从纳米线到堆积到源极和漏极，本发明一较佳实施例在源极或漏极处可多插入一掩膜(mask)。掩膜24具有特殊的材质，例如氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化硅(silicon oxide)等等，会让硅原子不会形成堆积。既然硅原子不会堆积到有掩膜的区域，堆积到源极或漏极区域的硅原子的个数就能限制在一定的范围。图5a显示当堆积发生时(请见箭头18、22)，由于掩膜24的缘故，堆积的数量即可大幅小降。
如图5b所示，通过限制从纳米线来的硅原子欲堆积至源极或漏极的个数，纳米线愈靠近中间点时愈细的问题并且导致有可能发生断点的问题随之获得改善。
图6为一形成无变细与断点的纳米线的步骤流程图。在此本发明较佳实施例中一些制程上的步骤是以制造如图7a到图7h所示的具有纳米线的鳍式场效应晶体管为例。当描述制程步骤时，制程参数以及流程步骤亦被加以说明。在此，这些制程参数仅供本发明说明的参考，并非用以限定本发明。
图7a到图7h显示本发明位于集成电路(IC)内的一晶体管在三维时的透视图，而集成电路一般都会有百万个或是亿万个这样的晶体管。为方便说明起见，在此仅以一个晶体管为例。
首先，一SOI基底(semiconductor-on-insulatorsubstrate)包含有一半导体层(semiconductor layer)覆盖在一绝缘层(insulator layer)上。用硅当作半导体层时，有时这样的结构就被当成SOI基底并且因为取得方便，很容易当作一开始的材料。请注意，本发明中半导体层也可以包含有掺过杂质的半导体，像是硅化锗(silicon-germanium，SiGe)、碳硅化锗(silicon-germanium-carbon，SiGeC)、或是碳化硅(silicon-carbon，SiC)等等。半导体层亦可包含有二元的三五族(III-V)半层体，像是砷化镓(gallium arsenide)、锑化铟(indiumantimonide)、或者是三元的半层体，像是砷铟化镓(galliumindium arsenide)等等。此外，半导体层还可包含有基本的半导体，像是硅或者是锗等等。是以，一圆纳米线亦可由上述构成一开始材质的半导体层来形成。
掩膜32是覆盖在半导体层之上。如图7a所示，在一较佳实施例中，掩膜包含有一最高的氮氧化硅(silicon oxynitride)层34，其覆盖在氧化硅(silicon oxide)层36之上。氧化硅层36亦可当作垫氧层(pad oxide layer)，其于摄氏600度到1100度时以环绕氧(O2)或水(H2O)的方式长起来。较好的情况下，氧化硅层36的厚度一般介于10埃(angstrom)到300埃之间，不过大于此范围的厚度亦可。氮氧化硅层34则于摄氏300度到900度间时进行化学气相沉积(chemical vapor deposition)，而氮氧化硅层34的厚度一般介于100埃到4000埃之间。一般来说，掩膜可为单层掩膜或多层掩膜。在微影技术(photolithography)时被加以图案化，而光致抗蚀剂(photoresist)(未显示)则在微影时被移除或保留(端看是正光致抗蚀剂抑或负光致抗蚀剂)，接着掩膜32就蚀刻(etch)其下的半导体层26；而常用的蚀刻方式为异向的(anisotropic)蚀刻或干的等离子蚀刻(plasma etch)。举例来说，在图7a中，半导体层为硅，绝缘层30则为埋藏的氧化硅。半导体层在蚀刻后，主动区即可形成。
经过图案化的半导体层或是主动区的布局形状看起来像是英文字母H，即图7a中的薄硅岛26。然而，在其它未另外加以说明的实施例中，经过图案化的半导体层亦可以有其它的形状，像是英文字母U、V、I、L等等。图案化后的半导体层的厚度可以从2埃到1000埃，其具有一源极2、漏极4、以及沟道7。沟道7的范围为介于源极与漏极之间。如图7a所示，沟道7的宽度远小于接点垫(contact pad)。
在绝缘层或埋藏的氧化硅层30之下的下层28通常是硅晶圆(silicon wafer)。然而，下层28也可以掺杂其它的材质，像是基本的半导体，例如锗(germanium)，或是掺杂过的半导体，例如锗化硅(silicon-germanium)，或是复合的半导体，例如砷化镓(gallium arsenide)、或是磷化铟(indium phosphide)等等。
如图7b所示，图案化后的掩膜接着从主动区开始缩减。缩减的量大约在20埃到5000埃左右。缩减的方式可以利用湿蚀刻或干的等离子蚀刻(plasma etch)。在本发明中，图案化后的掩膜并未在此一步骤中被完全移除。
如果是多层掩膜的话，掩膜的最上层可以被选择性地移除。举例来说，在本发明的一较佳实施例里，掩膜最上层的氮氧化硅层可以被移除，移除后的晶体管如图7c所示，在此可利用湿蚀刻的方式在热磷酸(phosphoric acid)下进行，其温度大约是在摄氏150度到170度之间。
接下来，如图7d所示，图案化的硅层上的硅原子经由退火的方式重新排列。在欲减小表面张力(surface tension)的趋势下，表面的硅原子开始移动并且驱使硅原子重新排列。在退火的过程中，在很窄的沟道内进行的重新排列的硅原子会造成沟道的棱角变的圆滑，以使得沟道的形状变成纳米线的结构。在适当的温度下经过一段时间后，纳米线结构就会具有圆形的截面积。源极和漏极的接点垫(contact pad)也会被稍微改变一下形状，像是一些边缘的部分会变的比较圆滑，而源极和漏极的接点垫可用来提供金属或导体材料与源极和漏极的电性连接，在此的接点垫亦为本发明一附属的特性。如果源极和漏极的接点垫都可以被省略，图案化的硅层的形状就会像英文字母I。在此，介于导体和半导体(源极和漏极)间的电性连接可以直接在纳米线结构上形成。
退火时一些参数揭露如下退火的温度大约从摄氏600度到1200度、退火的时间大约从1秒到2小时、反应室(reactionchamber)(未显示)的压力变化较大，一部分因素和反应室的环境有关。举例来说，反应室可以是化学气相沉积(chemical vapordeposition，CVD)的外延炉(epitaxial reactor)。退火时在反应室的环境为充满氢气，压力是介于10的负9次方托尔(Torr)到800托尔之间。在另一实施例中，退火的环境可以是净空的，例如真空状态下，其压力则介于10的负10次方托尔(Torr)到10的负3次方托尔之间。在另一实施例中，退火的环境也可以处于充满氮气(N2)的情况下，其压力是介于10的负9次方托尔(Torr)到800托尔之间。退火的环境还可以是以下其中一种(本发明并未以此为限)混合充满氢和氩(argon)的气体、混合充满氢和氮的气体、混合充满除了氢以外的混合气体、或是惰性气体(inert gas)等等。
在一较佳实施例中，退火是利用充满氢气并且温度介于摄氏900度到950度，反应时间约1分钟的方式实现。退火后的晶体管结构如图7e所示。
掩膜层或是残余的掩膜层可以在这个步骤中被完全地移除掉。在一较佳实施例中，如图7f所示，垫氧化层亦被移除，移除的方式可以是在稀释的氢氟酸(hydrofluoric acid，HF)环境下的湿蚀刻。上述的实施例中，单层的掩膜可以被用来定义主动区26，亦可在退火过程中当作漏极和源极的屏蔽。另一实施例中则有两种不同的掩膜层，第一个掩膜层用来定义并图案化主动区，而在第二个掩膜层定义好退火步骤的遮蔽区域后，第一个掩膜层就可以被移除掉。在这个实施例中可以省去前述的缩减掩膜的步骤，却多了一个掩膜定义的步骤，而且无法具有自我对齐(self-aliganed)的功能。
接着下说明栅极堆积的部分。栅极堆积包含有一个栅介电质(gate dielectric)以及一栅电极(gate electrode)。栅电极是覆盖在纳米线结构之上(即硅层露出来的部分)，而栅介电质可以是热氧化作用(thermal oxidation)后或是单一沉积的原子层化学气相沉积(atomic-layer CVD)后的氧化物。因此，栅介电质会覆盖在曝露的区域上，包含有漏极和源极的接点部分。栅介电质的种类繁多，以下列举一些常见的栅介电质种类二氧化硅(silicon oxide，SiO2)、氮氧化硅(silicon oxynitride，SiOxNy)、二氧化铪(HfO2)、氧化锆(ZrO2)、三氧化二铝(Al2O3)、三氧化二镧(La2O3)、或是其它高介电系数的材质等等。
如图7g及图7h所示，栅电极(gate dielectric)接着经由沉积(deposite)、屏蔽(mask)、蚀刻(etch)被长到栅介电质上。栅电极的种类亦相当繁多，以下列举一些常见的栅电极种类一些半导体材料，像是多晶硅(poly-silicon)或是锗多晶硅(poly-silicon-germanium)、一些金属材料，像是钼(molybdenum)、钨(tungsten)或是、钛(titanium)、一些金属氮化物(metallicnitride)，像是氮化钽(tantalum nitride)或是氮化钛(titaniumnitride)、或是上述的组合等等。在栅电极的蚀刻过程或是蚀刻过后，栅介电质可以自源极或漏极被移除。
因为栅介电质可以和在沟道上和栅电极自动对齐，是以栅介电质可以通过利用化学蚀刻作用来蚀刻栅电极来达到自我对齐(self-align)，而当不选择蚀刻硅层时，栅化学蚀刻作用亦蚀刻掉栅介电质。另外，因为在沟道上的栅介电质有栅电极的屏障，用来掺杂沟道外的硅层的离子布植(ion implantation)也可以自我对齐(self-aliganed)。
较佳的方式是，纳米线的直径不要超过30纳米(nm)，甚至最好不要超过20纳米。纳米线截面积的直径也可以是纳米的等级，像是4纳米之类的，而这样的纳米线则可以被应用在场效应晶体管的沟道上。
请参阅图8a至图8d，本发明第二实施例是利用纳米管(nanotube)来取代纳米线，揭露如下。在退火前，通过加入彼此靠近的二条半导体的鳍(fin)或线(line)后，就可以形成纳米管。如图8a所示，这二条半导体线之间的距离大约是小于10纳米。图8b显示该架构的三维透视图。如图8c所示，两条半导体线在一选择好的点38上彼此连接。退火后，空心的纳米管就形成了。退火导致的硅原子则移动以形成管状的结构。然而，本发明的方法具有可行性，即使最后形成的结构并非一个真正的管子或是只形成一个不够完美的管子。此外，亦可长出栅介电质和栅电极来完成具有纳米管的晶体管元件。图8d显示该元件的截面图。至于前述的鳍式场效应晶体管内的材质亦同样适用于本实施例的纳米管。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下晶体管1 硅线16源极2 断点17区域3、5 掩膜24、32漏极4 硅岛26沟道7 下层28栅电极8 氧化硅层30栅极介电质10 氮氧化硅层34硅主动区14氧化硅层3权利要求
1.一种半导体元件的制作方法，所述半导体元件的制作方法包括提供一半导体结构，其包含有一半导体层覆盖在一绝缘材质上；在该半导体层上形成一图案化的掩膜；在该半导体层上图案化该半导体层以形成一源极、一沟道、以及一漏极，其中该沟道是介于该源极与该漏极之间；通过退火的方式将该沟道的棱角变圆滑；以及退火后移除该图案化的掩膜。
2.根据权利要求1所述的半导体元件的制作方法，其特征在于另包含有在图案化该半导体层后修整该图案化的掩膜，其中该图案化的掩膜的修整会造成该图案化的掩膜从一主动区的一边内缩20埃到5000埃。
3.根据权利要求2所述的半导体元件的制作方法，其特征在于是利用一等向蚀刻或一干等离子蚀刻来修整该图案化的掩膜。
4.根据权利要求2所述的半导体元件的制作方法，其特征在于该图案化的掩膜包含有一氮布层覆盖在一氧化硅层上，该氮布层是在退火前被移除。
5.根据权利要求1所述的半导体元件的制作方法，其特征在于该退火是于一充满一气体的环境进行，该气体的种类可为氢气、氮气、氩气、惰性气体或一上述气体的组合。
6.根据权利要求5所述的半导体元件的制作方法，其特征在于退火时该气体的种类为氢气，压力是介于10-9托尔到800托尔之间；或是退火时该气体的种类为氮气，压力是介于10-9托尔到800托尔之间。
7.根据权利要求1所述的半导体元件的制作方法，其特征在于其是于一反应室在净空环境下进行退火；或是于一真空环境下进行退火，其压力是介于10-10托尔到10-3托尔之间。
8.根据权利要求1所述的半导体元件的制作方法，其特征在于其是于一反应室在摄氏600度到摄氏1200度下进行退火，退火时间是介于1秒到2小时之间。
9.根据权利要求1所述的半导体元件的制作方法，其特征在于另包含有掺杂该半导体层的曝露部分。
10.一种半导体元件，所述半导体元件包括一绝缘层覆盖一下层；一半导体层覆盖在一绝缘层上，该半导体层包含有一源极、一漏极、以及介于该源极与该漏极间和该绝缘层连接的一水平的纳米线结构或一纳米棒结构；一栅介电质形成于该纳米线结构或该纳米棒结构至少一片段的一表面上；以及一栅电极形成于该栅介电质上。
11.根据权利要求10所述的半导体元件，其特征在于该纳米线结构的一宽度小于15纳米，该栅电极的一栅极长度小于15纳米。
12.根据权利要求10所述的半导体元件，其特征在于退火的该纳米线结构是为空心。
13.根据权利要求10所述的半导体元件，其特征在于该半导体层的种类可为硅、锗、硅化锗合金、碳硅化锗合金、铟磷化氢复合物、或者砷化镓复合物；该绝缘层的种类可为氧化硅、氮化硅、或者氧化铝；该栅介电质的种类可为氧化硅、氮氧化硅、氧化铪、硅酸铪、氮氧化铪、氧化锆、氧化铝、或者氧化镧；该栅电极的种类可为半导体材质、金属、或者金属氮化物。
14.根据权利要求10所述的半导体元件，其特征在于该纳米线结构的一截面积的一直径是小于30纳米。
15.一种半导体元件，所述半导体元件包括一基底；一图案化主动区，其是覆盖在该基底上，包含有一源极、一漏极、以及一沟道，其中该沟道是包含有于该图案化主动区内的二相邻区隔区域熔化所形成的一中空管。
16.根据权利要求15所述的半导体元件，其特征在于该沟道是具有一实质上圆形的截面。
17.根据权利要求16所述的半导体元件，其特征在于该沟道的一直径是小于20纳米。
18.一种纳米线的制作方法，所述纳米线的制作方法包括于一基底形成一主动层；图案化该主动层以形成二相邻区隔区域；以及退火该二相邻区隔区域以熔化该二相邻区隔区域来形成的一中空管。
19.根据权利要求18所述的纳米线的制作方法，其特征在于于退火步骤前，该二相邻区隔区域是包含有二条并行线覆盖于该主动区。
20.根据权利要求18所述的纳米线的制作方法，其特征在于是于退火时遮蔽该主动层的至少一部分。
21.一种半导体元件的制作方法，所述半导体元件的制作方法包括于一基底形成一主动层；于该主动层形成一图案化的掩膜，以形成一源极、一漏极、一第一沟道特征、以及介于该源极与该漏极的一第二沟道特征；遮蔽该源极与该漏极至少择一的一部分；对该第一沟道特征以及该第二沟道特征进行退火以形成介于该源极与该漏极的一中空管；以及移除该图案化的掩膜。
全文摘要
本发明涉及一种半导体元件、半导体纳米线元件及其制作方法，具体涉及一种不具变窄或断裂缺点的纳米线，特别是直径小于20纳米的纳米线，是于退火时利用硅原子堆积而生。其制程为遮蔽一主动区的部分，其中硅原子要不是利用例如二氧化硅、氮化硅等材质来堆积，就是利用其它的介电材质来减少堆积。纳米线、纳米管、纳米棒、或其它的类型皆可用来组成元件，像是一晶体管元件的一沟道。
文档编号H01L29/423GK1801478SQ20051007566
公开日2006年7月12日 申请日期2005年6月10日 优先权日2004年6月10日
发明者陈宏玮, 杨育佳, 李迪弘, 杨富量, 胡正明 申请人:台湾积体电路制造股份有限公司