包括具有互相耦合的晶体管的集成电路的电子器件的制作方法

专利名称：包括具有互相耦合的晶体管的集成电路的电子器件的制作方法
技术领域：
本公开涉及电子器件和形成电子器件的工艺，以及更特别地，涉及包括具有互相 耦合的晶体管的集成电路的电子器件以及形成电子器件的工艺。
背景技术：
金属氧化物半导体场效应晶体管(MOSFET)是一般类型的功率开关器件。MOSFET 包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区、以及被设置成邻近沟道区的栅 极结构。栅极结构包括被布置成邻近沟道区并通过薄介质层与沟道区分离的栅电极层。当MOSFET处于导通状态时，电压被施加到栅极结构以在源极区和漏极区之间形 成传导沟道区，这允许电流流经该器件。在截止状态中时，任何施加到栅极结构的电压都足 够低，使得传导沟道不能够形成，以及因而不出现电流流动。在截止状态期间，器件必须支 持源极区和漏极区之间的高电压。在特定的应用中，一对功率晶体管可用来允许输出在两种不同的电压之间转换。 输出可被连接到高侧功率晶体管的源极以及连接到低侧功率晶体管的漏极。当高侧功率晶 体管被启动时，输出将处于对应于高侧功率晶体管的漏极上的电压的电压，以及当低侧功 率晶体管被启动时，输出将处于对应于低侧功率晶体管的源极的电压。在特定的物理实施 方式中，高侧功率晶体管和低侧功率晶体管一般为通过焊线或其它类似的互连而彼此互连 的单独晶粒上的分立晶体管。互连增加了电子器件、包括高侧和低侧功率晶体管的寄生特 性，这是不希望有的。


实施方式作为例子示出且并不限于附图。图1包括工件的一部分的剖视图的图示，该工件包括隐埋传导区。图2包括在为高侧功率晶体管形成隐埋掺杂区之后，图1的工件的剖视图的图示。图3包括在形成半导体层、衬垫层以及终止层之后，图2的工件的剖视图的图示。图4包括在图案化衬垫层和终止层的部分并形成垂直隔离区之后，图3的工件的 剖视图的图示。图5包括在图案化衬垫层和终止层的其它部分并形成侧壁隔板之后，图4的工件 的剖视图的图示。图6包括在形成通过半导体层向隐埋传导区延伸的沟槽之后，图5的工件的剖视 图的图示。图7包括在沟槽内形成绝缘隔板之后，图6的工件的剖视图的图示。图8包括在沟槽内形成凹进的传导结构之后，图7的工件的剖视图的图示。图9包括在移除邻近于衬垫层和终止层的侧壁隔板之后并在移除绝缘隔板的位 于传导结构之上的升高部分上的部分之后，图8的工件的剖视图的图示。图10包括在形成传导插塞并移除衬垫层和终止层的剩余部分之后，图9的工件的剖视图的图示。图11包括在形成注入屏蔽层和漏极区之后，图10的工件的剖视图的图示。图12包括在形成绝缘层之后，图11的工件的剖视图的图示。图13包括在形成图案化的传导层之后，图12的工件的剖视图的图示。图14包括在图案化的传导层上形成绝缘层之后，图13的工件的剖视图的图示。图15包括在图案化绝缘层和图案化的传导层的部分并形成侧壁隔板之后，图14 的工件的剖视图的图示。图16包括在形成另一传导层和阱区之后，图15的工件的剖视图的图示。图17包括在形成传导层的剩余部分，蚀刻因而产生的传导层以形成栅电极，以及 形成源极区之后，图16的工件的剖视图的图示。图18包括在形成侧壁隔板，蚀刻源极区的部分，并形成阱接触区之后，图17的工 件的剖视图的图示。图19包括在形成到源极区、阱接触区和传导插塞的传导带之后，图18的工件的剖 视图的图示。图20包括在根据本发明的实施方式形成实质上完整的电子器件之后，图19的工 件的剖视图的图示。图21至25包括图3的工件的一部分的剖视图的图示，其中沟槽、垂直隔离区和垂 直传导结构是根据另一实施方式形成的。技术人员认识到，图中的元件仅为了简单和清楚而示出，并不一定按比例绘制。例 如，图中一些元件的尺寸可相对于其它元件被放大，以帮助提高对本发明的实施方式的理解。
具体实施例方式以下结合附图的描述被提供来帮助理解在此公开的教导。以下讨论将集中于教导 的特定实现和实施方式。这个重点被提供来帮助描述教导，而不应当被解释成对教导的范 围或适用性的限制。然而，其它教导当然可用在本申请中。如在此用到的，关于区域或结构的术语“水平定向的”和“垂直定向的”指电流流 经这种区域或结构的主要方向。更具体地，电流可在垂直方向、水平方向、或垂直方向和水 平方向的组合方向上流经区域或结构。如果电流在垂直方向上或在垂直分量大于水平分量 的组合方向上流经区域或结构，这种区域或结构将被称为是垂直定向的。类似地，如果电流 在水平方向上或在水平分量大于垂直分量的组合方向上流经区域或结构，这种区域或结构 将被称为是水平定向的。术语“正常操作”和“正常操作状态”指电子组件或器件被设计的操作的条件。这 些条件可从数据表或关于电压、电流、电容、电阻或其它电气参数的其它信息中获得。因此， 正常操作不包括完全在它的设计限制之外操作电子组件或器件。术语“功率晶体管”用来指晶体管被设计成在晶体管的源极和漏极或发射极和集 电极之间维持的至少IOV的差异正常操作。例如，当晶体管处于截止状态时，可在源极和漏 极之间维持IOV而不会有结击穿或其它不希望有的状态出现。术语“comprises(包括)”、“comprising(包括)”、“includes (包括)，，、“including(包括)”、“has (具有)”、“having(具有)”或其任何其它变形用来涵盖非排它 性的包含。例如，包含一组特征的方法、物品或装置并不一定仅限于这些特征，而是可包括 没有明确列出的特征或是这种方法、物品或装置所固有的其它特征。进一步地，除非明确说 明相反的情况，“或”指包括性的“或”而不是排它性的“或”。例如，以下任何一个都满足条 件A或B :A为真(或存在)且B为假(或不存在)、A为假(或不存在)且B为真(或存 在)、以及A和B都为真(或存在)。此外，“a”或“an”的使用被用来描述在此描述的元件或组件。这仅仅是为了方便 而进行并给出本发明范围的一般意义。这种描述应当被理解为包括一个或至少一个，且单 数也包括复数，或者反之亦然，除非很明显它指其它方面。例如，当在此描述单个项目时，多 于一个的项目可用来代替单个项目。类似地，在此描述多于一个项目的场合，单个项目可替 代那个多于一个的项目。对应于元素周期表中列的族成员使用如在CRC Handbook of Chemistry and Physics, 81st Edition (2000-2001)中看到的“新符号”约定。除非以其它方式定义，在此使用的所有技术和科学术语具有如本发明所属领域的 普通技术人员所共同理解的相同的意义。材料、方法、以及实施例仅是例证性的，而并没有 被规定为限制性的。在没有在此描述的程度上，许多关于特定材料和处理行动的细节是常 规的，并可在教科书以及在半导体和电子领域的其他源中找到。在以下的附图中，示出了工件的两个不同部分，以提高对在形成同一工件上不同 类型的晶体管时处理操作的效应的理解。这些晶体管将是同一集成电路上的部分。较靠近 附图的顶部的图示对应于高侧功率晶体管，而较靠近同一附图的底部的图示对应于低侧功
率晶体管。图1包括工件100的一部分的剖视图的图示，该工件100包括隐埋传导区102。隐 埋传导区102可包括族14元素(S卩，碳、硅、锗或其任意组合)并可为η-型或ρ-型重掺杂 的。为了本说明书的目的，重掺杂用来指至少1019atomS/Cm3的峰值掺杂浓度，而轻掺杂用来 指小于1019atOmS/Cm3的峰值掺杂浓度。隐埋传导区102可以是重掺杂基底的一部分(即， η-型重掺杂的晶片)或者可以是隐埋掺杂区，该隐埋掺杂区覆盖在相反传导类型的基底之 上或覆盖在隐埋绝缘层(未示出)之上，该隐埋绝缘层位于基底和隐埋传导区102之间。在 一个实施方式中，使用η-型掺杂物如磷、砷、锑、或其任意组合对隐埋传导区102进行重掺 杂。在特定的实施方式中，如果要保持隐埋传导区102的低扩散，隐埋传导区102包括砷或 锑，以及在特定的实施方式中，隐埋传导区102包括锑以在形成随后形成的半导体层的过 程中降低自动掺杂的水平(与砷比较)。隐埋传导区102将被用来将高侧功率晶体管的源 极和低侧功率晶体管的漏极电连接到一起，并成为电子器件的输出节点的部分。参照图2，半导体层204在隐埋传导区102之上形成。半导体层204可包括族14 元素(即，碳、硅、锗或其任意组合)和如关于隐埋传导区102所描述的任何掺杂物或相反 传导类型的掺杂物。在一个实施方式中，半导体层204为η-型或ρ-型轻掺杂外延硅层，其 具有大约0. 2微米至大约2. 0微米范围内的厚度和不大于大约1017atOmS/Cm3的掺杂浓度， 以及在另一个实施方式中，具有至少大约1014atOmS/Cm3的掺杂浓度。半导体层204在所有 的工件100之上形成。高侧功率晶体管中半导体层204的一部分重掺杂有与隐埋传导区102相比相反传导类型的掺杂物，以形成隐埋掺杂区206。隐埋掺杂区206可有助于在高侧功率晶体管内的 绝缘并降低高侧功率晶体管的寄生特性。在特定的实施方式中，隐埋掺杂区206具有至少 大约1018atomS/Cm3的ρ-型掺杂物的峰值掺杂浓度。参照图3，半导体层304在半导体层204 (在图3中未标出)和隐埋掺杂区206之 上形成。在特定的实施方式中，半导体层204和304具有相同的传导类型且都是轻掺杂的。 因此，在图3中低侧功率晶体管的图示中的虚线示出了半导体层204结束和半导体层304 开始的大致位置。半导体层304具有主表面305。半导体层304可包括族14元素(S卩，碳、 硅、锗或其任意组合)和如关于隐埋传导区102所描述的任何掺杂物或相反传导类型的掺 杂物。在一个实施方式中，半导体层304为η-型或ρ-型轻掺杂外延硅层，其具有大约0. 5 微米至大约5. 0微米范围内的厚度和不大于大约1017atOmS/Cm3的掺杂浓度，以及在另一个 实施方式中，具有至少大约1014atOmS/Cm3的掺杂浓度。所形成的或在对半导体层304中的 区进行选择性地掺杂之前的半导体层304中的掺杂浓度将被称为背景掺杂浓度。在随后的 低侧功率晶体管的图示中，半导体层204和304的组合将被称为半导体层304并将不包括 虚线。衬垫层306和终止层308 (例如，抛光终止层或蚀刻终止层)在半导体层304上使 用热生长技术、沉积技术或其组合顺序地形成。衬垫层306和终止层308中的每一个可包 括氧化物、氮化物、氮氧化物或其任意组合。在一个实施方式中，衬垫层306与终止层308 相比具有不同的成分。在特定的实施方式中，衬垫层306包括氧化物，而终止层308包括氮 化物。参照图4，图案化的掩蔽层402在终止层308之上形成。图案化的掩蔽层402中 的开口在将要形成垂直隔离区的地方形成。垂直隔离区在正在形成高侧功率晶体管的地方 形成。因此，图案化的掩蔽层402覆盖正在形成低侧功率晶体管的实质上终止层308的全 部。在特定的实施方式中，衬垫层306和终止层308的被暴露部分被移除以暴露半导体层 304的部分。在另一个实施方式中(未示出)，衬垫层306或衬垫层306和终止层308的被 暴露部分未被蚀刻。衬垫层306或衬垫层306和终止层308的存在可帮助降低在随后 注 入过程中的注入沟道效应。半导体层304的位于图案化的掩蔽层402中的开口下面的部分被注入(如箭头 422所示出的)以形成垂直隔离区424。注入可作为单次注入或作为多次注入来执行。当执 行多注入时，不同的能量、不同的物质、或不同的能量和物质可用来形成垂直隔离区424。垂 直隔离区424的传导类型可与隐埋掺杂区206相同并与隐埋传导区102的传导类型相反。 在特定的实施方式中，垂直隔离区424为ρ-型并具有至少大约1018atOmS/Cm3的掺杂浓度。 垂直隔离区424和隐埋掺杂区206的组合帮助隔离半导体层304在高侧功率晶体管中的部 分。在注入之后，图案化的掩蔽层402被移除。在这个说明书中后来描述的另一个实施方 式中，垂直隔离区可使用其它技术来形成。另一个图案化的掩蔽层(未示出)在衬垫层306和终止层308被移除且沟槽随后 被形成的位置上形成。在该工艺中在此时，衬垫层306和终止层308在低侧功率晶体管内被 图案化。如果衬垫层306或衬垫层306和终止层308未在高侧功率晶体管内被图案化，高 侧功率晶体管中的衬垫层306或衬垫层和终止层308可与低侧功率晶体管中的对应部分一 起被图案化。在衬垫层306和终止层308在低侧功率晶体管(且可能是高侧功率晶体管)中被图案化之后，其它图案化的掩蔽层被移除。侧壁隔板524如在图5中显示的那样被形成。侧壁隔板524可被用来确定随后形 成的沟槽的宽度和沿着随后形成的沟槽的侧壁的垂直隔离区424的剩余部分的宽度。侧壁 隔板524可通过沉积牺牲层并各向异性地蚀刻该层来形成。在特定的实施方式中，牺牲层 可包括氧化物、氮化物、氮氧化物或其任意组合。在更特定的实施方式中，牺牲层和终止层 308具有不同的成分。牺牲层的厚度可不大于大约900nm或大约700nm，或可以为至少大约 50nm 或大约 lOOnm。半导体层304的被暴露部分以及在高侧功率晶体管内垂直隔离区424和隐埋掺杂 区206的部分被蚀刻，以形成从主表面305向着隐埋传导区102延伸的沟槽624，如图6所 示。沟槽624可部分或完全延伸通过半导体层304或隐埋掺杂区206。沟槽624的宽度并 未宽到使随后形成的传导层不能填充沟槽624。在特定的实施方式中，每个沟槽624的宽度 为至少大约0. 3微米或大约0. 5微米，以及在另一个特定的实施方式中，每个沟槽624的宽 度不大于大约4微米或大约2微米。在阅读完该说明书之后，技术人员将认识到，可以使用 所描述的特定尺寸之外的更窄或更宽的宽度。沟槽624可延伸至隐埋传导区102 ；然而，如 果有需要或期望，沟槽624可以更浅。沟槽624使用各向异性蚀刻来形成。在一个实施方 式中，可以执行定时蚀刻，以及在另一个实施方式中，可使用端点检测(例如，检测来自隐 埋传导区102的掺杂物种类，如砷或锑)和定时过蚀刻的组合。绝缘侧壁隔板724可沿着沟槽624的被暴露的侧壁形成，如图7所示。绝缘侧壁 隔板724可包括氧化物、氮化物、氮氧化物或其任意组合。绝缘侧壁隔板724形成的层可以 是热生长或沉积的，且该层可以被各向异性地蚀刻以从沟槽624的底部移除该层。如果有 需要或期望，可执行蚀刻来延伸沟槽624而更接近于或进一步进入隐埋传导区102。在另一 个实施方式中，绝缘侧壁隔板724不需要或不在高侧或低侧功率晶体管中的所有沟槽内形 成。在特定的实施方式中，绝缘侧壁隔板724可仅用在低侧功率晶体管的沟槽624中，而不 用在高侧功率晶体管的沟槽624中。在另一个特定的实施方式中，绝缘侧壁隔板724可仅 用在高侧功率晶体管的沟槽624中，而不用在低侧功率晶体管的沟槽624中。传导层在终止层308之上及沟槽624内形成，以及在特定的实施方式中，传导层实 质上填充沟槽624。传导层可以是多晶的并包括含有金属或含有半导体的材料。在一个实 施方式中，传导层可包括重掺杂半导体材料，如非结晶硅或多晶硅。在另一个实施方式中， 传导层包括多个膜，如粘合膜、阻挡膜和传导填充材料。在特定的实施方式中，粘合膜可包 括耐熔金属，如钛、钽、钨或相似物；阻挡膜可包括耐熔金属氮化物，如氮化钛、氮化钽、氮化 钨或相似物，或耐熔金属半导体氮化物，如TaSiN ；以及传导填充材料可包括钨或硅化钨。 在更特定的实施方式中，传导材料可包括Ti/TiN/WSi。膜的数量和这些膜的成分的选择依 赖于电子性能、随后的热循环温度、另一标准或其任意组合。耐熔金属和耐熔的含有金属的 化合物可耐高温(例如，这种材料的熔点可至少为1400摄氏度)，可被保形地沉积，并具有 比η-型重掺杂硅更低的体电阻率。在阅读本说明书之后，技术人员将能够确定传导层的成 分来满足他们的针对特定应用的需要或要求。覆盖在终止层308之上的传导层的一部分被移除以在沟槽624中形成传导结构 824，如在图8的实施方式中示出的。可使用化学-机械抛光或包层蚀刻技术来执行移除。 终止层308可被用作抛光终止层或蚀刻终止层。在到达终止层308后，抛光或蚀刻可持续相对短的一段时间，以消除工件上相对于传导层厚度的非均勻性、抛光或蚀刻操作的非均 勻性或其任意组合。如果有需要或期望，持续的蚀刻或其它移除操作可用来使传导结构824 进一步凹进沟槽624中，如在图8中所示出的。凹进的传导结构824可允许垂直隔离区724 和传导结构824彼此电连接更容易。传导结构824形成垂直传导区。当处于完成的电子器 件的形式中时，传导结构824和隐埋传导区102的组合将高侧功率晶体管的源极电连接到 低侧功率晶体管的漏极。侧壁隔板524和沟槽624中绝缘侧壁隔板724的被暴露部分被移除，如在图9中 所显示的。该移除可使用利用湿或干蚀刻剂的各向同性蚀刻技术来执行。在特定的实施方 式中，侧壁隔板524和绝缘侧壁隔板724包括氧化物，以及终止层308包括氮化物，因此侧 壁隔板524和绝缘侧壁隔板724可在不移除终止层308的相当大的部分的情况下被选择性 地移除。在该工艺中在此时，传导结构824、垂直隔离区724和半导体层304的部分被暴露。在另一个实施方式中(未示出)，在低侧功率晶体管中，半导体层304接近沟槽 624的部分可被掺杂来形成低侧功率晶体管的部分漏极区。可在高侧功率晶体管上形成掩 模，以降低反向掺杂高侧功率晶体管中垂直隔离区424的可能性。在半导体层304的部分 被掺杂之后，掩模被移除。可执行可选的氧化操作来帮助圆滑半导体层304的上角。在图10中，传导插塞1002被形成，以将传导结构824电连接到垂直隔离区724和 半导体层304或半导体层304中的掺杂区。传导插塞1002可使用针对传导结构824的任何 材料和形成方法来形成，除了传导插塞不凹进沟槽624中。传导插塞1002和传导结构824 可包括相同或不同的材料，并可使用相同或不同的技术来形成。衬垫层306和终止层308 可在该工艺中在此时被移除。在主表面305之上形成注入屏蔽层1100，如在图11中所显示的。注入屏蔽层1100 可包括氧化物、氮化物或氮氧化物并可具有在大约2nm至大约50nm的范围内的厚度。注入 屏蔽层1100可通过热生长或沉积技术来形成。漏极区1102和1122分别在高侧和低侧功率晶体管的半导体层304中形成。漏极 区1102的每一个包括相对较高的掺杂浓度和较深的部分1104以及相对较轻的掺杂浓度和 较浅的部分1106，而漏极区1122的每一个包括相对较高的掺杂浓度和较深的部分1124以 及相对较轻的掺杂浓度和较浅的部分1126。在另一个实施方式中，漏极区1122的较深的部 分1124可从低侧功率晶体管中省略。部分1104和1124是高传导性的并被设计成处于高电压，部分1106和1126是稍 微更加电阻性的并降低随后形成的栅极介质层和栅电极附近的电压。在高电压被施加到功 率晶体管的漏极的正常操作条件下，区域1106和1126的大部分或全部将耗尽载流子，以及 区域1104和1124的大部分或全部将不耗尽载流子。在特定的非限制性实施方式中，部分 1106和1126为水平定向的掺杂区，其与隐埋传导区102间隔开。在正常操作状态下，流经 部分1106和1126的主要载流子(电子)或电流将在水平方向。部分1104和1124可包括与垂直隔离区424的掺杂类型相反的掺杂类型并具有至 少大约1019atomS/Cm3掺杂浓度，而部分1106和1126可包括与垂直隔离区424的掺杂类型 相反的掺杂类型并具有小于大约1019atomS/Cm3且至少大约1016atomS/Cm3的掺杂浓度。部 分1106和1126具有在大约0. 1微米至大约0. 5微米范围内的深度，并在大约0. 2微米至 大约2.0微米范围内从部分1104和1124横向延伸。横向尺寸(离垂直定向的传导结构或更重掺杂的部分1104和1124)可依赖于正在形成的功率晶体管的源极和漏极之间的电压 差。当功率晶体管的源极和漏极之间的电压差增加时，横向尺寸也可增加。在一个实施方 式中，电压差不大于大约30V，以及在另一个实施方式中，电压差不大于大约20V。部分1106 和1126中的峰值掺杂浓度可在大约2X 1017atoms/cm3至大约2 X 1018atoms/cm3的范围内， 以及在特定的实施方式中，在大约4X1017atoms/cm3至大约7X 1017atoms/cm3的范围内。在特定的实施方式中，部分1104和1124使用彼此相比相同的掩蔽层和相同的注 入物质以及其它注入参数，且部分1106和1126使用彼此相比相同的掩蔽层和相同的注入 物质以及其它注入参数；然而，与部分1106和1126比较，掩蔽层和注入物质以及参数对部 分1104和1124是不同的。在随后的附图中，漏极区1102和1122在不区分不同部分的情 况下示出。在可选的实施方式中，部分1106和1126可在晶体管的单位单元的长度持续延伸 (即，延伸至沟道和源极区将随后形成的区域)。对沟道区的掺杂(后面将描述)被相称地 增加，以对沟道中的漏极区的部分进行反向掺杂。将漏极的轻掺杂部分1106和1126延伸 进沟道区的优点是它降低或消除了漏极掩蔽层的未对准的影响。在进一步的实施方式中， 这个掩蔽层可被去除，允许形成区域1106和1126的注入在整个工件上是连续的。绝缘层1202在传导插塞1002和注入屏蔽层1100之上形成，如在图12中所示出 的。绝缘层1202包括具有不同厚度的至少两种不同类型的区域。实际上，绝缘层1202具 有阶梯型配置，其重要性以后在本说明书中被描述。在图12所示出的实施方式中，绝缘层 1202包括三个区域，每一个区域具有不同的厚度。最薄的区域覆盖在漏极区1102和1122 的较轻掺杂的部分之上(即，图11的部分1106和1126)并在半导体层304的接近主表面 305且在漏极区1102和1122之外的部分之上。最厚的区域覆盖在漏极区1102和1122的 较重掺杂的部分(即部分1104和1124)之上。中间区域可位于较薄和最厚的区域之间并 为可选特征。在一个实施方式中，最薄的区域中的绝缘层1202具有至少大约0. 02微米或至少 大约0. 05微米的厚度，以及在另一个实施方式中，最薄的区域中的绝缘层1202具有不大于 大约0. 2微米或不大于大约0. 1微米的厚度。在一个实施方式中，最厚的区域中的绝缘层 1202具有至少大约0. 15微米或至少大约0. 25微米的厚度，以及在另一个实施方式中，最厚 的区域中的绝缘层1202具有不大于大约0. 8微米或不大于大约0. 5微米的厚度。中间区 域(在较薄和最厚的区域之间)可具有与最薄的区域或最厚的区域实质上一样的厚度，或 介于较薄和最厚的区域的厚度之间的厚度。在一个实施方式中，中间区域中的绝缘层1202 具有至少大约0. 05微米或至少大约0. 15微米的厚度，以及在另一个实施方式中，中间区域 中的绝缘层1202具有不大于大约0. 5微米或不大于大约0. 25微米的厚度。在特定的实施 方式中，最薄的区域中的绝缘层1202具有在大约0. 03微米至大约0. 08微米范围内的厚 度，最厚的区域中的绝缘层1202具有在大约0. 3微米至大约0. 5微米范围内的厚度，而中 间区域中的绝缘层1202具有在大约0. 13微米至大约0. 2微米范围内的厚度。绝缘层1202可通过不同的技术来形成并实现如从剖视图中所看到的不同形状。 绝缘层1202可从沉积在工件之上的单个绝缘膜或多个绝缘膜形成。单个绝缘膜或多个绝 缘膜可包括氧化物、氮化物、氮氧化物或其任意组合。在特定的实施方式中，相比于离注入 屏蔽层1100较远的对应的点，绝缘层1202的特征对离注入屏蔽层1100较近的点来说是不同的。在一个实施方式中，绝缘层1202的成分可在沉积期间或沉积之间改变。例如，氧化 物膜可离注入屏蔽层1100更近，而氮化物膜可沉积在氧化物膜之上。在另一个实施方式 中，掺杂物，如磷可以以增加的浓度在后期沉积期间被合并。在又一个实施方式中，膜中的 应力可通过改变沉积参数(例如，射频功率、压力等)来改变，即使成分在整个绝缘层1202 厚度上实质上相同。在进一步的实施方式中，可使用上述方式的组合。掩模在较厚和中间 区域之上形成，且图案化技术被用来实现期望的形状。这些技术包括各向同性地蚀刻绝缘 层1202的一部分、可选地蚀刻绝缘材料和蚀刻覆盖在掩模之上的侧壁蚀刻、蚀刻绝缘材料 和蚀刻覆盖在掩模之上的侧壁、利用不同的成分(掺杂的氧化物蚀刻比未掺杂的氧化物更 快)、在侧壁隔板的形成之后的图案化、另一种适当的技术或其任意组合。在图13中，传导层1302在绝缘层1202之上沉积并被图案化来形成开口 1304，在 开口 1304处漏极接触结构随后被制成高侧功率晶体管的漏极区1102。传导层1302包括传 导材料或可以例如通过掺杂成为传导性的。更具体地，传导层1302可包括掺杂的半导体材 料(例如，重掺杂非结晶硅、多晶硅等)、含金属的材料(耐熔金属、耐熔金属氮化物、耐熔金 属硅化物等)或其任意组合。传导层1302具有在大约0. 05微米至大约0. 5微米范围内的 厚度。在特定的实施方式中，传导层1302将被用来形成传导电极。绝缘层1402在传导层1302之上形成，如图14所示。绝缘层1402可包括单个膜 或多个膜。绝缘层1402中的每个膜可包括氧化物、氮化物、氮氧化物或其任意组合。在另 一个特定的实施方式中，氮化物膜离传导层1302最近并具有在大约0. 05微米至大约0. 2 微米范围内的厚度。氧化物膜覆盖在氮化物膜之上并具有在大约0. 2微米至大约0. 9微米 范围内的厚度。减反射膜可覆盖在氧化物膜之上或者可被合并入绝缘层1402的其它地方。 例如，氮化物膜可被选择成具有适当的厚度以用作蚀刻终止层并作为减反射膜。在另一个 实施方式中，可使用更多或更少的膜，且在此描述的厚度仅是例证性的，并不意味着限制本 发明的范围。绝缘层1402、传导层1302以及绝缘层1202被图案化来形成开口，且绝缘隔板 1502形成，如图15所示。该开口被形成为使得漏极区1102和1122的部分位于开口下面。 这样的部分(即，如图11所示的部分1106和1126)允许漏极区1102和1122的部分位于 随后形成的栅电极的部分的下面。绝缘隔板1502沿着开口的侧面形成。绝缘隔板1502使 传导层1302与随后形成的栅电极电绝缘。绝缘隔板1502可包括氧化物、氮化物、氮氧化物 或其任意组合，并在绝缘隔板1502的底部上具有在大约50nm至大约200nm范围内的宽度。图16包括在形成栅极介质层1600、传导层1602、以及阱区1604和1624之后的工 件的图示。注入屏蔽层1100的部分通过蚀刻被移除，且栅极介质层1600在工件的被暴露 的表面之上形成。在特定的实施方式中，栅极介质层1600包括氧化物、氮化物、氮氧化物或 其任意组合，并具有在大约5nm至大约IOOnm范围内的厚度。传导层1602覆盖在栅极介质 层1600之上并且可以是随后形成的栅电极的部分。传导层1602可以在沉积时是传导性的， 或者可以作为高电阻层(例如，未掺杂的多晶硅)沉积并随后成为传导性的。传导层1602 可包括含有金属或含有半导体的材料。在一个实施方式中，传导层1602的厚度被选择成使 得从顶视图看，传导层1602的实质上垂直的边缘接近漏极区1102和1122的边缘。在一个 实施方式中，传导层1602被沉积至大约0. 1微米至大约0. 15微米的厚度。在传导层1602形成之后，可掺杂半导体层304来形成图16中的阱区1604。阱区1604和1624的传导类型与漏极区1102和1122以及隐埋传导区102的传导类型相反。 在一个实施方式中，硼掺杂物经过传导层1602和栅极介质层1600被引入到半导体层304 中以为阱区1604和1624提供ρ-型掺杂物。在一个实施方式中，阱区1604具有大于随后 形成的源极区的深度的深度，以及在另一个实施方式中，阱区1604和1624具有至少大约 0. 3微米的深度。在进一步的实施方式中，阱区1604和1624具有不大于大约2. 0微米的 深度，以及在又一个实施方式中，具有不大于大约1. 5微米的深度。作为例子，阱区1604 和1624可使用两次或多次离子注入来形成。在特定的实施例中，每次离子注入使用大约 1.0X1013atoms/cm2的剂量被执行，且两次注入具有大约25KeV和大约50KeV的能量。在另 一个实施方式中，更多或更少的离子注入可在形成阱区时执行。不同的剂量可按不同的能 量使用，较高或较轻的剂量、较高或较低的能量或其任意组合可用来满足针对特定应用的 需要或需求。在可选的实施方式(未示出)中，当轻掺杂区1106和1126的部分在晶体管的单 位单元上延伸时，形成阱区1604和1624的离子注入的剂量被增加来补偿漏极区1102和 1122。在又一个实施方式中，传导层1602未沉积，形成阱区1604和1624的注入使用侧壁 隔板1502来替代地作为硬掩模边缘。在进一步特定的实施方式中，这两个实施方式可以被组合。附加的传导材料在传导层1602之上沉积并被蚀刻来形成栅电极1702和1722，如 图17所示。附加的传导材料可包括之前关于传导层1602描述的任何材料。类似于传导 层1602，附加的传导材料可以在沉积时是传导性的，或者可以作为高电阻层(例如，未掺杂 的多晶硅)沉积并随后成为传导性的。就传导层1602和附加的传导材料之间而言，它们可 具有相同的成分或不同的成分。复合传导层的厚度，包括传导层1602和附加的传导材料， 具有在大约0. 15微米至大约0. 5微米范围内的厚度。当工件中不存在层1602时，栅电极 1702和1722的厚度(当沿着其底部测量时)由单个传导层的厚度来定义。在特定的实施 方式中，附加的传导材料包括多晶硅，并可在沉积期间与η-型掺杂物掺杂，或随后使用离 子注入或另一掺杂技术被掺杂。复合传导层被各向异性地蚀刻以形成栅电极1702和1722。 在示出的实施方式中，栅电极1702和1722在未使用掩模的情况下形成，并具有侧壁隔板的 形状。绝缘层(未示出)可从栅电极1702和1722热生长或可沉积在工件上。绝缘层的厚 度可在大约IOnm至大约30nm的范围内。源极区1704和1724可使用离子注入来形成。源极区1704和1724为重掺杂的， 且具有与阱区1604和1624相比相反的传导类型并与漏极区1102和1122以及隐埋传导区 102相同的传导类型。位于源极区1704和漏极区1102之间并处在栅电极1702之下的阱区 1604的部分为高侧功率晶体管的沟道区，以及位于源极区1724和漏极区1122之间并处在 栅电极1722之下的阱区1624的部分为低侧功率晶体管的沟道区。阱接触区1804和1824分别在阱区1604和1624内形成，如图18所示。绝缘隔 板1802沿着栅电极1702和1722形成并覆盖源极区1704和1724的较接近栅电极1702和 1722的部分，其中源极区1704和1724的被暴露部分(图18中未示出)位于较接近于传导 插塞1002。绝缘隔板1802可包括氧化物、氮化物、氮氧化物或其任意组合，并在绝缘隔板 1802的底部处具有在大约50nm至大约500nm范围内的宽度。源极区1704和1724的被暴露部分分别被蚀刻来暴露阱区1604和1624的在下面
12的部分。根据传导插塞的成分，当源极区1704和1724被蚀刻时，传导插塞1002的部分可 以或不可以被蚀刻。如果传导插塞1002和半导体层304(阱区1604和1624以及源极区 1704和1724由其形成)主要为硅，那么传导插塞1002的部分或全部可在蚀刻通过源极区 1704和1724时被蚀刻。如果传导插塞1002和源极区1704和1724包括不同的材料，则在 蚀刻通过源极区1704和1724时，可不蚀刻传导插塞1002或蚀刻其微小部分。阱接触区1804和1824分别从阱区1604和1624的被暴露部分形成。阱接触区 1804和1824具有与阱区1604和1624相同的传导类型，并具有与源极区1704和1724相比 相反的传导类型。在特定的实施方式中，阱接触区1804和1824具有至少大约1019atomS/ cm3的掺杂浓度以允许随后形成欧姆接触。在另一个实施方式(未示出)中，具有与阱区1604和1624相同的传导类型且与 源极区1704和1724相反的传导类型的附加的注入物(未示出)可被用来形成在源极区 1704和1724下面的阱接触区。附加的注入物可在形成源极区1704和1724之前或之后且 在形成绝缘隔板1802之前执行。在这个实施方式中，阱接触区实质上位于全部源极区1704 和1724的下面。在源极区1704和1724以及阱接触区形成后，形成绝缘隔板1802，使得仅 有部分源极区1704和1724被覆盖。执行如前所述的蚀刻来移除部分源极区1704和1724 并暴露部分下面的阱接触区。参照图19，部分绝缘隔板1802被蚀刻以暴露部分源极区1704和1724。然后传导 带1902被形成以将源极区1704、阱接触区1804和对应的传导插塞1002电连接在一起，以 及其它的传导带1902被形成来将源极区1724和阱接触区1824电连接在一起。在特定的 实施方式中，耐熔金属如钛、钽、钨、钴、钼或相似金属可在工件之上沉积并被选择性地与暴 露的硅如实质上的单晶硅或多晶硅起反应，以形成金属硅化物。耐熔金属的未反应部分覆 盖在绝缘层1402之上且绝缘隔板1802被移除，因而留下传导带1902。尽管未示出，栅电 极1702和1722的最上面的部分可被暴露并与耐熔金属起反应。然而，在这样的位置上的 金属硅化物与传导带1902间隔开，以及因此在栅电极1702和1722与源极区1704和1724 以及阱接触区1804和1824的任何一个之间不形成电短路。在该工艺中在此时，高侧和低 侧功率晶体管被形成。图20包括实质上完成的电子器件的图示。层间介质(interleveldielectric， ILD)层2002被形成并可包括氧化物、氮化物、氮氧化物或其任意组合。ILD层2002可包括 具有实质上恒定或变化的成分(例如，进一步来自半导体层304的高磷含量)的单个膜或 多个分立的膜。蚀刻终止膜、减反射膜或组合可在ILD层2002之内或之上使用以帮助处理。 ILD层2002可被平面化以在随后的处理操作(例如，平板印刷、随后的抛光等)中改进处理 范围。抗蚀层(未示出)在ILD层2002之上形成并被图案化来界定抗蚀层开口。执行 各向异性蚀刻来界定接触开口，如图20所示，该开口延伸通过ILD层2002以暴露部分漏极 区1102和传导带1902。蚀刻可作为定时蚀刻或作为带有定时过蚀刻的端点检测蚀刻来执 行。可在漏极区1102或传导带1902变成暴露时检测到端点。传导插塞2004和2024在ILD层2002中的接触开口内形成。传导插塞2004被电 连接至高侧功率晶体管的漏极区1102，以及传导插塞2024被电连接至低侧功率晶体管的 源极区1724和阱接触区1824 (通过传导带1902)。互连2006覆盖在ILD层2002之上并将高侧功率晶体管的漏极区1102电连接在一起，以及互连2026覆盖在ILD层2002之上并将 低侧功率晶体管的源极区1724电连接在一起。因此，互连2006可被耦合到电子器件的漏 极端子，而互连2026可被耦合到电子器件的源极端子。尽管未示出，其它传导构件被用来 将高侧功率晶体管的栅电极1702电连接在一起，以及又一传导构件被用来将低侧功率晶 体管的栅电极1722电连接在一起。而且，再一传导构件被用来将传导层1302电连接到高 侧功率晶体管的源极区1704，以及又一传导构件可被用来将传导层1302电连接到低侧功 率晶体管的源极区1724。控制逻辑可被耦合到栅电极1702和1722以控制串联连接的高侧 和低侧功率晶体管的操作。隐埋传导区102可被耦合到电子器件的输出端子。尽管未示出，附加或更少的层或特征可按需要或期望被用来形成电子器件。场隔 离区未示出，但是可用来帮助将部分高侧功率晶体管与低侧功率晶体管电隔离。在另一个 实施方式中，可使用更多的绝缘和互连级(interconnect level)。例如，特定的互连级可用 于传导层1302，以及不同的互连级可用于栅电极1702和1722。如图20所示，可在工件之 上形成钝化层。在阅读了该说明书之后，技术人员将能够确定针对其特定应用的层和特征。电子器件可包括实质上与如图20所示的功率晶体管相同的很多其它功率晶体 管。高侧功率晶体管可互相并联连接，且低侧功率晶体管可互相并联连接。这种配置可给 出电子器件的足够有效的沟道宽度，该电子器件可支持在电子器件的正常操作期间使用的 相对高的电流。在特定的实施方式中，每个功率晶体管可被设计成具有大约30V的最大源 极到漏极电压差，以及大约20V的最大源极到栅极电压差。在正常操作期间，源极到漏极 电压差不大于大约20V，以及源极到栅极电压差不大于大约9V。在操作期间，传导层1302 可相对于高侧或低侧晶体管的源极端子保持在实质上恒定的电压处，以降低漏极到栅极电 容。在特定的实施方式中，传导层1302可相对于对应的源极端子在实质上OV处，在这种情 形下，传导层1302可充当虚拟的接地平面。在对应的晶体管的源极端子被连接到电路中的 开关节点的情形中，这个虚拟的接地平面可处于与应用电路的真实接地不同的电位。在另 一个实施方式中，传导层1302接近高侧功率晶体管的一部分可被耦合到源极区1704，以及 传导层1302接近低侧功率晶体管的另一部分可被耦合到源极区1724。根据在此描述的概念，可形成集成电路，使得高侧和低侧功率晶体管位于同一晶 粒的不同部分中。隐埋传导区可将高侧功率晶体管的源极电连接到低侧功率晶体管的漏 极。寄生电阻和电感可被降低，因为不再需要在具有高侧功率晶体管的晶粒和具有低侧功 率晶体管的另一晶粒之间的线接合。降低高侧和低侧功率晶体管之间的寄生电感的一个特别的好处是当在高侧和低 侧功率晶体管之间切换时开关或输出节点的振铃的降低。在这个瞬态期间，高侧和低侧功 率晶体管之间的寄生电感与低侧晶体管的输出电容反应以形成谐振电路。这个谐振电路可 在电路的输出节点上产生不希望有的高频电压摆幅。这些电压摆幅可在器件上产生不希望 有的电压应力，使控制电路复杂化，并降低电压调节器的总功率转换效率。在此描述的实施 方式可实现高侧和低侧功率晶体管之间寄生电感的降低，从而最小化输出节点振铃。而且， 高侧和低侧功率晶体管之间剩余的寄生由隐埋传导层的电阻主导，导致输出节点上振铃的 更有效的衰减。通过将成对的小的高侧和低侧功率晶体管组合并然后将这些晶体管中的多对并 联连接在一起来产生更大的有效器件，这两种晶体管类型之间的寄生电阻可降低得更多。如果在这些对中的高侧和低侧功率晶体管之间的平均横向距离小于隐埋传导层的厚度，那 么来自高侧晶体管的电流不必流经隐埋传导层的整个厚度以到达低侧晶体管，从而降低总 的寄生电阻。如果有需要或期望，可以使用其它实施方式。在特定的实施方式中，衬垫层可在形 成类似于传导结构824的传导结构之前在深沟槽中形成为类似于垂直隔离区424的垂直隔 离区。进一步地，可与低侧功率晶体管的传导结构分开地形成高侧功率晶体管的传导结构。 这个工艺的起始点是在形成半导体层304、衬垫层306和终止层308之后，如图3所示。掩 模(未示出)在工件之上形成，且高侧功率晶体管的沟槽2102形成并延伸完全通过层304、 306、和308，如图21所示。在另一个实施方式中(未示出)，沟槽2102可以大部分但不是 完全地延伸通过半导体层304。当沟槽2102形成时，低侧功率晶体管被掩模覆盖。半导体 层2104沿着工件(包括终止层308以及在沟槽2102之内)的被暴露表面形成。半导体层 2104具有在大约20至90nm范围内的厚度。半导体层2104可以在形成时被ρ-型掺杂，或 者可随后被掺杂至不小于大约比掺杂的隐埋区206低一个数量级的掺杂浓度。在这个实施 方式中，半导体层2104也在低侧功率晶体管的位置之上形成。半导体层2104被各向异性地蚀刻并形成垂直隔离区2204，如图22所示。半导体 层2104在沉积时可以是非结晶或多晶的。在这个实施方式中，以侧壁隔板形式的垂直隔离 区2204实现与之前关于垂直隔离区724所描述的实质上相同的功能。半导体层2104被过 蚀刻，使得垂直隔离区2204的顶部位于或低于衬垫层306的底部。该蚀刻将半导体层2104 从将形成低侧功率晶体管的位置移除。在另一个实施方式(未示出)中，选择性生长或其 它选择性形成工艺可被用来形成垂直隔离区2204。选择性工艺可沿着被暴露的半导体表面 来形成半导体层，在这个特定的实施方式中，这些表面是沿着沟槽2102的侧壁和底部。在 特定的实施方式中，这种半导体层可实质上为单晶的。各向异性蚀刻可被用来移除选择性 地形成的半导体层沿着沟槽2102的底部的部分。终止层308实质上阻止选择性地形成的 半导体层在高侧和低侧功率晶体管的半导体层304之上形成。绝缘侧壁隔板2206可沿着沟槽2102中的被暴露表面形成。绝缘侧壁隔板2206 可包括氧化物、氮化物、氮氧化物或其任意组合。形成绝缘侧壁隔板2206的层可以是热生 长或沉积的，且该层可被各向异性地蚀刻以从沟槽2102的底部移除该层。如果有需要或期 望，可执行蚀刻来延伸沟槽2102而更接近或进一步进入隐埋传导区102中。在另一个实施 方式中，绝缘侧壁隔板2206被省略。传导结构2324在沟槽2102中形成，如图23所示。传导结构2324可使用之前针 对传导结构824描述的的任何材料和技术来形成。在图24中，牺牲保护层2402可在高侧功率晶体管的传导结构2324之上形成以保 护传导结构2324和沟槽2102中的其它特征不受低侧功率晶体管的对应传导结构的形成的 不利影响。牺牲保护层2402与传导结构2324、绝缘隔板2206、垂直隔离区2204和半导体 层304相比可具有不同的成分。如果传导结构2324、绝缘隔板2206、垂直隔离区2204以及 半导体层304中的每一个都包含氧化物、硅化物，或主要为硅(即，不是氧化硅或氮化硅)， 那么牺牲保护层2402可包括氮化物或氮氧化物。在特定的实施方式中，保护层2402和终 止层308具有实质上相同的成分。牺牲保护层2402可具有在大约5nm至大约30nm范围内 的厚度。
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在牺牲保护层2402形成之后，可为低侧功率晶体管形成沟槽2422和绝缘隔板 2426，如图24所示。沟槽2422可使用如关于沟槽2102所描述的任何技术来形成。沟槽 2422和2102可使用相同技术或不同技术来形成。绝缘隔板2426可使用如关于绝缘隔板 2206所描述的任何材料、厚度和技术来形成。绝缘隔板2426和2206可使用相同成分或不 同成分、实质上相同的厚度或不同的厚度(底部处的宽度)以及相同的形成技术或不同的 形成技术来形成。传导结构2524在沟槽2422中形成，如图25所示。传导结构2524可使用如之前针 对传导结构824所描述的任何材料和技术来形成。传导结构2324和2524可使用相同成分 或不同成分、沟槽2102和2422中实质上相同的凹进量或不同的凹进量以及相同的形成技 术或不同的形成技术来形成。牺牲保护层2402可被移除，且处理如之前关于传导插塞1002 的形成以及终止层308和衬垫层306 (见图10)的移除所描述的继续。在另一个实施方式中，如关于图21至25所描述的形成特征的顺序可以颠倒。在形 成低侧功率晶体管的位置上的处理可在形成高侧功率晶体管的位置上的处理之前执行。在 这个特定的实施方式中，保护牺牲层2402将在正在形成低侧功率晶体管的位置之上形成， 与高侧功率晶体管相反。在又一个实施方式中，可使用一个或多个双极晶体管来代替场效应晶体管。在这 个实施方式中，载流电极可包括发射极和集电极，而不是源极和漏极，以及控制电极可包括 基极而不是栅电极。高侧双极晶体管的发射极可电连接到低侧双极晶体管的集电极。如果 使用隐埋集电极，该隐埋集电极可被图案化，以允许产生与隐埋传导区102的适当隔离的 连接。如在此所描述的实施方式可包括具有小于大约1019atOmS/Cm3的峰值掺杂浓度的 区域。如果需要或期望与含金属材料的欧姆接触，这样掺杂的区域的一部分可被局部地掺 杂以具有至少大约1019atOmS/Cm3的峰值掺杂浓度。在非限制性的实施例中，隐埋掺杂区 206可具有小于大约1019atomS/Cm3的峰值掺杂浓度。如果传导结构824包括W或WSi，隐埋 掺杂区206的靠近传导结构824 (如沿着沟槽624的底部)的部分，可被注入，来将峰值掺 杂浓度局部地增加到至少大约1019atomS/Cm3，以帮助形成隐埋掺杂区206和传导结构824 之间的欧姆接触。许多不同的方面和实施方式是可能的。这些方面和实施方式中的一些在以下被描 述。在阅读本说明书之后，技术人员将认识到，这些方面和实施方式仅是例证性的，而不是 限制本发明的范围。在第一方面，电子器件可包括集成电路，该电子器件包括隐埋传导区和覆盖在所 述隐埋传导区之上的半导体层，其中所述半导体层具有主表面和相对的表面，且所述隐埋 传导区离所述相对的表面比离所述主表面更近。所述电子器件也可包括所述半导体层中的 第一掺杂区，其中所述第一掺杂区离所述主表面比离所述相对的表面更近，以及第一晶体 管的第一载流电极包括所述第一掺杂区，其中所述第一载流电极为源极或发射极，并被电 连接到所述隐埋传导区。所述电子器件还可包括所述半导体层中的第二掺杂区，其中所述 第二掺杂区离所述主表面比离所述相对的表面更近，以及第二晶体管的第二载流电极包括 所述第二掺杂区，其中所述第二载流电极为漏极或集电极，并被电连接到所述隐埋传导区。在第一方面的实施方式中，第一和第二晶体管都是η-沟道晶体管或都是P-沟道晶体管，第一载流电极为第一晶体管的源极，以及第二载流电极为第二晶体管的漏极。在 另一个实施方式中，电子器件还包括第一垂直传导结构，该第一垂直传导结构延伸通过半 导体层并被电连接到隐埋传导区和第一掺杂区或第二掺杂区。在特定的实施方式中，电子 器件还包括第二垂直传导结构，该第二垂直传导结构延伸通过半导体层并被电连接到隐埋 传导区和第二掺杂区。第一垂直导体被电连接到隐埋传导区和第一掺杂区，第一掺杂区与 第二掺杂区间隔开，以及第一垂直传导结构与第二垂直传导结构间隔开。在另一个特定的 实施方式中，第一垂直传导结构包括具有与隐埋传导区相同的传导类型的第一掺杂半导体 区。在第一方面的另一特定的实施方式中，电子器件还包括具有与隐埋传导区相反的 传导类型的第二掺杂半导体区，其中所述第二掺杂半导体区延伸通过半导体层。在更特定 的实施方式中，半导体层为实质上单晶的，以及第二掺杂半导体区为多晶的。在甚至更特定 的实施方式中，电子器件还包括延伸通过半导体层且被电连接到隐埋传导区和第二掺杂区 的第二垂直传导结构。在另一特定的实施方式中，电子器件还包括位于第二垂直传导区和 半导体层之间的第一绝缘衬垫、位于第一垂直传导区和半导体层之间的第二绝缘衬垫、或 第一和第二绝缘衬垫。在第一方面的另一个更特定的实施方式中，第二掺杂半导体区具有至少大约 1 X 1019atoms/cm3的掺杂浓度，以及半导体层具有不大于大约1 X 1017atoms/cm3的背景掺杂 浓度。在另一实施方式中，第一晶体管和第二晶体管中的每一个为功率晶体管。在第二方面，形成包括集成电路的电子器件的工艺可包括提供包括隐埋传导区 之上的第一半导体层的基底，其中所述第一半导体层具有主表面和相对的表面，以及所述 隐埋传导区离所述相对的表面比离所述主表面更近。该工艺也可包括形成在所述半导体 层中且沿着所述第一半导体层的所述主表面的第一掺杂区，其中所述第一掺杂区为第一晶 体管的第一载流电极的部分，以及所述第一载流电极为源极或发射极。该工艺还可包括 形成延伸通过所述第一半导体层的第一垂直传导结构；其中，在完成的器件中，所述隐埋传 导区、所述第一垂直传导结构、以及所述第一掺杂区相互电连接。该工艺也可包括形成在 所述第一半导体层中且沿着所述第一半导体层的所述主表面的第二掺杂区，其中所述第二 掺杂区为第二晶体管的第二载流电极的部分，以及所述第二载流电极为漏极或集电极。该 工艺还可包括形成延伸通过所述第一半导体层的第二垂直传导结构，其中，在完成的器件 中，所述隐埋传导区、所述第二垂直传导结构以及所述第二掺杂区相互电连接。在第二方面的实施方式中，工艺还包括在形成其中的第一垂直传导结构之前，形 成延伸通过第一半导体层的第一沟槽，以及在形成其中的第二垂直传导结构之前，形成延 伸通过第一半导体层的第二沟槽。在特定的实施方式中，形成第一半导体层包括使实质上 单晶的半导体层外延生长，形成第一垂直传导区包括沉积多晶材料，以及形成第二垂直传 导区包括沉积多晶材料。在另一个特定的实施方式中，该工艺还包括形成第二沟槽中的第 一绝缘衬垫。在更特定的实施方式中，工艺还包括形成第一沟槽中的第二绝缘衬垫。在第二方面的另一特定的实施方式中，工艺还包括沿着第一沟槽的侧壁形成第一 掺杂半导体区。第一掺杂半导体区具有与隐埋传导区相比相反的传导类型和比第一半导体 层更高的掺杂浓度。第一绝缘衬垫被布置在第一掺杂半导体区和第一垂直传导区之间。在 更特定的实施方式中，形成第一掺杂半导体区包括沿着第一沟槽的被暴露表面沉积第二半导体层，以及各向异性地蚀刻第二半导体层来移除第二半导体层沿着沟槽的底部的部分， 并暴露隐埋传导区的一部分。在第二方面的仍然又一个特定的实施方式中，工艺还包括将掺杂物注入到第一半 导体层中以形成在第一半导体层中的注入的掺杂半导体区。掺杂物具有与隐埋区相比相反 的传导类型，形成第一沟槽在形成注入的掺杂区之后被执行，以及形成第一垂直传导区被 执行，使得第一垂直传导区在第一沟槽中形成。在另一特定的实施方式中，工艺还包括形成掺杂半导体区，其中掺杂半导体区具 有与隐埋传导区相比相反的传导类型和比第一半导体层更高的掺杂浓度，以及在完成的器 件中，掺杂半导体区离隐埋传导区和第一半导体层的相对的表面比离第一半导体层的主表 面更近。在更特定的实施方式中，隐埋传导区、第一和第二掺杂区、以及半导体掺杂区中 的每一个具有至少大约lX1019atOmS/Cm3的掺杂浓度，以及第一半导体层具有不大于大约 1 X 1017atoms/cm3的背景掺杂浓度。在另一个实施方式中，工艺还包括形成相邻于主表面和 第二掺杂区的水平定向的掺杂区，其中该水平定向的掺杂区为第二晶体管的漂移区。注意，不是以上在一般说明或实施例中描述的所有活动都是需要的，可能不需要 特定活动的一部分，以及除了所描述的那些以外可执行一个或多个进一步的活动。仍然进 一步地，活动被列出的顺序不一定是它们被执行的顺序。为清楚起见，在此在单独的实施方式的背景中描述的某些特征也可在单个实施方 式中组合地被提供。相反地，为简洁起见，在单个实施方式的背景中描述的各种特征也可单 独地或以任何子组合被提供。进一步地，对在范围中规定的值的参考包括在那个范围内的 每个值。以上已经关于具体的实施方案描述了益处、其它优点和对问题的解决方案。然而， 益处、优点、对问题的解决方案和可能使任何益处、优点或解决方案出现或变得更明显的任 何特征不应被解释为任何或全部权利要求的关键的、所需的、或必要的特征。在此描述的实施方式的说明书和图示旨在提供对各种实施方式的结构的一般理 解。说明书和图示并没有被规定来用作使用在此描述的结构和方法的装置和系统的所有元 件和特征的详尽和全面的描述。单独的实施方式也可在单个实施方式中组合地被提供，以 及相反地，为简洁起见，在单个实施方式的背景中描述的各种特征也可被单独提供或以任 何子组合提供。进一步地，对在范围中规定的值的参考包括在那个范围内的每个值。许多 其它的实施方式可能仅在阅读完这个说明书之后对技术人员来说是明显的。可使用并从本 公开中推导出其它实施方式，以便可进行结构置换、逻辑置换、或另一改变，而不背离本公 开的范围。相应地，本公开被认为是例证性的而不是限制性的。
权利要求
一种包括集成电路的电子器件，包括隐埋传导区；半导体层，其覆盖在所述隐埋传导区之上，其中所述半导体层具有主表面和相对的表面，以及所述隐埋传导区的位置离所述相对的表面比离所述主表面更近；所述半导体层中的第一掺杂区，其中所述第一掺杂区的位置离所述主表面比离所述相对的表面更近；以及第一晶体管的第一载流电极包括所述第一掺杂区，其中所述第一载流电极为源极或发射极并被电连接到所述隐埋传导区；以及所述半导体层中的第二掺杂区，其中所述第二掺杂区的位置离所述主表面比离所述相对的表面更近；以及第二晶体管的第二载流电极包括所述第二掺杂区，其中所述第二载流电极为漏极或集电极并被电连接到所述隐埋传导区。
2.如权利要求1所述的电子器件，还包括第一垂直传导结构，所述第一垂直传导结构 延伸通过所述半导体层，并被电连接到所述隐埋传导区和所述第一掺杂区或所述第二掺杂 区。
3.如权利要求2所述的电子器件，还包括第二垂直传导结构，所述第二垂直传导结构 延伸通过所述半导体层，并被电连接到所述隐埋传导区和所述第二掺杂区，其中所述第一垂直导体被电连接到所述隐埋传导区和所述第一掺杂区； 所述第一掺杂区与所述第二掺杂区间隔开；以及 所述第一垂直传导结构与所述第二垂直传导结构间隔开。
4.如权利要求3所述的电子器件，还包括第二掺杂半导体区，所述第二掺杂半导体区 具有与所述隐埋传导区相比相反的传导类型，其中所述第二掺杂半导体区延伸通过所述半 导体层。
5.如权利要求3或4所述的电子器件，其中所述电子器件还包括第一绝缘衬垫，所述第 一绝缘衬垫位于所述第二垂直传导区和所述半导体层之间。
6.一种形成包括集成电路的电子器件的工艺，包括以下步骤提供包括在隐埋传导区之上的第一半导体层的基底，其中所述第一半导体层具有主表 面和相对的表面，以及所述隐埋传导区的位置离所述相对的表面比离所述主表面更近；形成在所述半导体层中且沿着所述第一半导体层的所述主表面的第一掺杂区，其中所 述第一掺杂区为第一晶体管的第一载流电极的部分，以及所述第一载流电极为源极或发射 极；形成延伸通过所述第一半导体层的第一垂直传导结构，其中，在完成的器件中，所述隐 埋传导区、所述第一垂直传导结构以及所述第一掺杂区相互电连接；形成在所述第一半导体层中且沿着所述第一半导体层的所述主表面的第二掺杂区，其 中所述第二掺杂区为第二晶体管的第二载流电极的部分，以及所述第二载流电极为漏极或 集电极；以及形成延伸通过所述第一半导体层的第二垂直传导结构，其中，在完成的器件中，所述隐 埋传导区、所述第二垂直传导结构以及所述第二掺杂区相互电连接。
7.如权利要求6所述的工艺，还包括以下步骤在形成所述第一垂直传导结构之前，形成通过所述第一半导体层的沟槽； 沿着所述沟槽的侧壁形成掺杂半导体区，其中所述掺杂半导体区具有与所述隐埋传导 区相比相反的传导类型和比所述第一半导体层更高的掺杂浓度；以及 在形成所述第一垂直传导区之前形成所述沟槽中的绝缘衬垫。
8.如权利要求7所述的工艺，其中形成所述掺杂半导体区的步骤包括 沿着所述第一沟槽的被暴露表面沉积第二半导体层；各向异性地蚀刻所述第二半导体层以移除所述第二半导体层沿着所述沟槽的底部覆 盖的部分，并暴露所述隐埋传导区的一部分。
9.如权利要求1、2、3、4或5所述的电子器件或如权利要求6、7或8所述的工艺，其中 所述电子器件还包括水平定向的掺杂区，所述水平定向的掺杂区的位置与所述主表面和所 述第二掺杂区相邻，其中所述水平定向的掺杂区为所述第二晶体管的漂移区。
10.如权利要求9所述的电子器件，其中所述第一晶体管和所述第二晶体管中的每一 个为功率晶体管。
全文摘要
一种包括具有互相耦合的晶体管的集成电路的电子器件，可包括隐埋传导区和覆盖在所述隐埋传导区之上的半导体层，其中所述半导体层具有主表面和更接近于隐埋传导区的相对的表面。电子器件也可包括相互间隔开的第一掺杂区和第二掺杂区，其中每个掺杂区在半导体层中并且离主表面比离相对的表面更近。电子器件可包括晶体管的载流电极。特定晶体管的载流电极包括第一掺杂区，且为源极或发射极，并被电连接到隐埋传导区。不同晶体管的另一个载流电极包括第二掺杂区，且为漏极或集电极，并被电连接到隐埋传导区。
文档编号H01L21/77GK101937914SQ20101019660
公开日2011年1月5日 申请日期2010年6月3日 优先权日2009年6月30日
发明者G·H·罗切尔特, G·M·格里瓦纳 申请人:半导体元件工业有限责任公司