与非门的第二输入端作为D触发器的D端；所述第五与非门的第二输入端电性连接于第六与非门的输出端；所述第六与非门的第一输入端电性连接于第五与非门的输出端并作为D触发器的Q端。
[0035]所述第二查找表包括:第一、及第二反相器和第一、及第二与门；
[0036]所述第一反相器的输入端作为第二查找表的第一输入端，输出端电性连接于第一与门的第一输入端；所述第二反相器的输入端作为第二查找表的第三输入端，输出端电性连接于第二与门的第二输入端；所述第一与门的第二输入端作为第二查找表的第二输入端，输出端电性连接于第二与门的第一输入端；所述第二与门输出端作为第二查找表的输出端。
[0037]所述第三查找表包括:第三反相器和第三与门；
[0038]所述第三反相器的输入端作为所述第三查找表的第二输入端，输出端电性连接于第三与门的第二输入端；所述第三与门的第一输入端作为所述第三查找表的第一输入端，输出端作为所述第三查找表的输出端。
[0039]所述第四查找表包括第四与门；
[0040]所述第四与门的第一输入端作为所述第四查找表的第一输入端，第二输入端作为所述第四查找表的第二输入端，输出端作为所述第四查找表的输出端。
[0041]本发明的有益效果:本发明提供的OLED栅极驱动电路架构，通过设于OLED面板一侧的一个栅极充放电驱动电路，配合与该所述栅极充放电驱动电路电性连接的逻辑处理单元，通过逻辑处理单元将所述扫描信号转换为放电扫描信号和充电扫描信号提供给OLED显示面板，仅采用一个栅极驱动集成电路(即栅极充放电驱动电路)就能实现栅极驱动电路的充电和放电过程，相比于现有技术，减少了一个栅极驱动集成电路，能够节省硬件成本，简化面板布线电路，并使面板边框变窄。
[0042]为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
【附图说明】
[0043]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其它有益效果显而易见。
[0044]附图中，
[0045]图1为现有技术的OLED栅极驱动电路架构；
[0046]图2为本发明的OLED栅极驱动电路架构；
[0047]图3为本发明的OLED栅极驱动电路架构中逻辑处理单元的电路图；
[0048]图4为图3所示电路的仿真波形图；
[0049]图5为图3所示逻辑处理单元中各缓冲器的电路图；
[0050]图6为图3所示逻辑处理单元中D触发器的电路图；
[0051]图7为图3所示逻辑处理单元中第二查找表的电路图；
[0052]图8为图3所示逻辑处理单元中第三查找表的电路图；
[0053]图9为图3所示逻辑处理单元中第四查找表的电路图。
【具体实施方式】
[0054]为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
[0055]请参阅图2，本发明提供一种OLED栅极驱动电路架构，包括:0LED面板、栅极充放电驱动电路、逻辑处理单元、及源极驱动电路；所述栅极充放电驱动电路设于OLED面板的一侧，所述栅极充放电驱动电路设有多个输出端，每一输出端通过一信号线与所述逻辑处理单元电性连接；所述逻辑处理单元设于所述OLED面板内，所述逻辑处理单元通过信号线接收栅极充放电驱动电路传来的扫描信号，并将所述扫描信号转换为放电扫描信号和充电扫描信号提供给OLED显示面板；所述源极驱动电路与所述OLED面板相连，并向所述OLED面板提供数据信号。
[0056]具体的，所述栅极充放电驱动电路由一个栅极驱动IC构成，所述OLED显示面板包括多个阵列排布的像素驱动电路，每一像素驱动电路均包括一个电容和三个薄膜晶体管。进一步的，所述像素驱动电路包括一第一薄膜晶体管、一第二薄膜晶体管、一第三薄膜晶体管、及一电容。其中，第一薄膜晶体管为充电薄膜晶体管，用于控制对有机发光二极管OLED的充电，将所述经由逻辑处理单元转换后的充电扫描信号提供给第一薄膜晶体管即可控制对所述OLED面板的充电；第二薄膜晶体管为驱动薄膜晶体管；第三薄膜晶体管为放电薄膜晶体管，将所述经由逻辑处理单元转换后的放电扫描信号提供给第三薄膜晶体管即可控制对所述OLED面板的放电。
[0057]请参阅图3，所述逻辑处理单元包括:第一输入缓冲器IBUFl，所述第一输入缓冲器IBUFl的输入端输入时钟信号PWM_CLK，输出端电性连接全局缓冲器BUFG的输入端；全局缓冲器BUFG，所述全局缓冲器BUFG的输出端电性连接第一 D触发器FDCEl的C端与第二D触发器FDCE2的C端；第二输入缓冲器IBUF2，所述第二输入缓冲器IBUF2的输入端输入复位信号RST_n，输出端电性连接第一查找表LUTl的输入端；第一查找表LUTl，所述第一查找表LUTl的输出端电性连接第一 D触发器FDCEl的CLR端与第二 D触发器FDCE2的CLR端；第三输入缓冲器IBUF3，所述第三输入缓冲器IBUF3的输入端输入扫描信号Gate_in，输出端电性连接第一 D触发器FDCEl的D端、第二查找表LUT2的第一输入端、第三查找表LUT3的第一输入端、及第四查找表LUT4的第二输入端；第一 D触发器FDCEl，所述第一 D触发器FDCEl的CE端电性连接一恒压高电位，Q端电性连接于第二查找表LUT2的第二输入端；第二查找表LUT2，所述第二查找表LUT2的第三输入端电性连接于第三查找表LUT3的第二输入端和第四查找表LUT4的第一输入端，输出端电性连接于第二 D触发器FDCE2的D端；第二 D触发器FDCE2，所述第二 D触发器FDCE2的CE端电性连接一恒压高电位，Q端电性连接于第二查找表的LUT2的第三输入端、第三查找表LUT3的第二输入端、及第四查找表LUT4的第一输入端；第三查找表LUT3，所述第三查找表LUT3的输出端电性连接于第一输出缓冲器OBUFl的输入端；第一输出缓冲器OBUFl，所述第一输出缓冲器OBUFl的输出端输出第一输出信号Gate_outl ;第四查找表LUT4，所述第四查找表LUT4的输出端电性连接于第二输出缓冲器0BUF2的输入端；第二输出缓冲器0BUF2，所述第二输出缓冲器0BUF2的输出端输出第二输出彳目号Gate_out2。
[0058]进一步的，请参阅图4，所示逻辑处理单元输入时钟信号PWM_CLK、复位信号RST_η、及扫描信号Gate_in，按照设计时序相应输出第二输出信号Gate_out2与第一输出信号Gate_outl0经过上述逻辑处理模块的变换后输出的第一输出信号Gate_outl和第二输出信号Gate_out2的周期为扫描信号Gate_in周期的二倍，占空比为1/4，且脉冲位置与对应的扫描信号Gate_in的脉冲同步；所述第二输出信号Gate_out2与第一输出信号Gate_outl的脉冲位置不相互重叠。其中，所述第一输出信号Gate_outl与第二输出信号Gate_out2的其中一个作为充电扫描信号，另一个作为放电扫描信号。
[0059]具体的，请参阅图5并结合图3，图3所示电路中包括第一输入缓冲器IBUF1、第二输入缓冲器IBUF2、第三输入缓冲器IBUF3、全局缓冲器BUFG、第一输出缓冲器0BUF1、及第二输出缓冲器0BUF2在内的各个缓冲器均为图5所示结构，如图5所示，