该缓冲器包括:第一至第六三级管Q1-Q6、第一至第三二极管D1-D3、及第一至第五电阻R1-R5 ;
[0060]所述第一三级管Ql的基极电性连接于第一电阻Rl的一端，发射极电性连接于第一二极管Dl的负极，集电极电性连接于第二三极管Q2的基极；所述第二三级管Q2的发射极电性连接于第三电阻R3的一端和第三三极管Q3的基极，集电极电性连接于第二电阻R2的一端和第二二极管D2的正极；所述第三三极管Q3的发射极电性连接于第三电阻R3的另一端和第五电阻R5的一端，集电极电性连接于第二二极管D2的负极和第四三极管Q4的基极；所述第四三极管Q4的发射极电性连接于第五电阻R5的另一端和第六三极管Q6的基极，集电极电性连接于第四电阻R4的一端和第五三极管Q5的基极；所述第五三极管Q5的发射极电性连接于第三二极管D3的正极，集电极电性连接于第四电阻R4的另一端；所述第六三极管Q6的发射极电性连接于第五电阻R5的一端，集电极电性连接于第三二极管D3的负极；所述第一、第二、及第四电阻R1、R2、R4的另一端电性连接于电源电压VCC ;所述第一二极管Dl的正极电性连接于所述第三电阻R3的另一端；
[0061]所述第一二极管Dl的负极与所述第一三极管Ql的发射极为输入端INPUT，所述第三二极管D3的负极和第六三极管Q6的集电极为输出端OUTPUT ;
[0062]所述输入端INPUT的输入信号的电位与所述输出端OUTPUT的输出信号的电位相同。
[0063]特别的，可采用NMOS管取代图5所示的缓冲器中的第一至第六三极管Q1-Q6，该缓冲器具有如下特性，在输入端INPUT的输入信号为高电位时，输出端OUTPUT的输出信号为高电位，而输入端INPUT的输入信号为低电位时，输出端OUTPUT的输出信号为低电位。
[0064]具体的，请参阅图6并结合图3，图3所示电路中包括第一 D触发器FDCE1、及第二 D触发器FDCE2在内的各D触发器均为图6所示结构，包括第一至第六与非门NADN1-NAND6 ;
[0065]所述第一与非门NANDl的第一输入端作为D触发器的CLR端，第二输入端电性连接于第三与非门NADN3的第一输入端，输出端电性连接于第二与非门NAND2的第一输入端；所述第二与非门NAND2的第二输入端与第三与非门NAND3的第二输入端电性连接共同作为D触发器的C端，第三输入端电性连接于第四与非门NAND4的第一输入端，输出端电性连接于第五与非门NAND5的第一输入端；所述第三与非门NAND3的第三输入端电性连接于第四与非门NAND4的输出端，输出端电性连接于第六与非门NAND6的第二输入端；所述第四与非门NAND4的第二输入端作为D触发器的D端；所述第五与非门NAND5的第二输入端电性连接于第六与非门NAND6的输出端；所述第六与非门NAND6的第一输入端电性连接于第五与非门的输出端并作为D触发器的Q端。
[0066]具体的，请参阅图7，所述第二查找表LUT2包括:第一、及第二反相器Fl、F2和第一、及第二与门ANDUAND2 ;所述第一反相器Fl的输入端作为第二查找表LUT2的第一输入端(即图7所示1端)，输出端电性连接于第一与门ANDl的第一输入端；所述第二反相器F2的输入端作为第二查找表LUT2的第三输入端(即图7所示12端)，输出端电性连接于第二与门AND2的第二输入端；所述第一与门ANDl的第二输入端作为第二查找表LUT2的第二输入端(即图7所述Il端)，输出端电性连接于第二与门AND2的第一输入端；所述第二与门AND2的输出端作为第二查找表LUT2的输出端。此时，该第二查找表LUT2仅在输入信号1 = 0，Il = 1，12 = O时，输出信号为1，其余情况下的输出信号均为O。
[0067]请参阅图8，所述第三查找表LUT3包括:第三反相器F3和第三与门AND3 ;所述第三反相器F3的输入端作为所述第三查找表LUT3的第二输入端(即图8所示Il端)，输出端电性连接于第三与门AND3的第二输入端；所述第三与门AND3的第一输入端作为所述第三查找表LUT3的第一输入端(即图8所示1端)，输出端作为所述第三查找表LUT3的输出端。此时，该第三查找表LUT3的仅在输入信号1 = 1，11 = O时，输出信号为1，其余情况下的输出信号均为O。
[0068]请参阅图9，所述第四查找表LUT4包括第四与门AND4 ;所述第四与门AND4的第一输入端作为所述第四查找表LUT4的第一输入端(即图9中所示1端)，第二输入端作为所述第四查找表LUT4的第二输入端(即图9中所示Il端)，输出端作为所述第四查找表LUT4的输出端。此时，该第四查找表LUT4的仅在输入信号1 = 1，11 = I时，输出信号为1，其余情况下的输出信号均为O。
[0069]综上所述，本发明提供的OLED栅极驱动电路架构，通过设于OLED面板一侧的一个栅极充放电驱动电路，配合与该所述栅极充放电驱动电路电性连接的逻辑处理单元，通过逻辑处理单元将所述扫描信号转换为放电扫描信号和充电扫描信号提供给OLED显示面板，仅采用一个栅极驱动集成电路(即栅极充放电驱动电路)就能实现栅极驱动电路的充电和放电过程，相比于现有技术，减少了一个栅极驱动集成电路，能够节省硬件成本，简化面板布线电路，并使面板边框变窄。
[0070]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的L L
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【主权项】
1.一种OLED栅极驱动电路架构，其特征在于，包括:0LED面板、栅极充放电驱动电路、逻辑处理单元、及源极驱动电路； 所述栅极充放电驱动电路设于OLED面板的一侧，所述栅极充放电驱动电路设有多个输出端，每一输出端通过一信号线与所述逻辑处理单元电性连接； 所述逻辑处理单元设于所述OLED面板内，所述逻辑处理单元通过信号线接收栅极充放电驱动电路传来的扫描信号，并将所述扫描信号转换为放电扫描信号和充电扫描信号提供给OLED显示面板； 所述源极驱动电路与所述OLED面板相连，并向所述OLED面板提供数据信号。2.如权利要求1所述的OLED栅极驱动电路架构，其特征在于，所述OLED显示面板包括多个呈阵列排布的像素驱动电路，每一像素驱动电路均包括一个电容和三个薄膜晶体管。3.如权利要求1所述的OLED栅极驱动电路架构，其特征在于，所述逻辑处理单元包括: 第一输入缓冲器(IBUFl)，所述第一输入缓冲器(IBUFl)的输入端输入时钟信号(PWM_CLK)，输出端电性连接全局缓冲器(BUFG)的输入端； 全局缓冲器(BUFG)，所述全局缓冲器(BUFG)的输出端电性连接第一 D触发器(FDCEl)的C端与第二 D触发器(FDCE2)的C端； 第二输入缓冲器(IBUF2)，所述第二输入缓冲器(IBUF2)的输入端输入复位信号(RST_η)，输出端电性连接第一查找表(LUTl)的输入端； 第一查找表(LUTl)，所述第一查找表(LUTl)的输出端电性连接第一 D触发器(FDCEl)的CLR端与第二 D触发器(FDCE2)的CLR端； 第三输入缓冲器(IBUF3)，所述第三输入缓冲器(IBUF3)的输入端输入扫描信号(Gatejn)，输出端电性连接第一 D触发器(FDCEl)的D端、第二查找表(LUT2)的第一输入端、第三查找表(LUT3)的第一输入端、及第四查找表(LUT