专利名称：半导体元件的制造方法
技术领域：
本发明涉及一种半导体元件的制造方法，更具体涉及一种具有多层结构的半导体元件的制造方法。
背景技术：
近年来，随着半导体产业的发展和使用者的需求，对电子设备的高集成化及高性能化的要求变得更高，由此也对电子设备核心部件一半导体元件要求高集成化及高性能化。但在为满足半导体元件高集成化的微细结构的实现上有一定困难。例如，为实现微细结构需要具有更高分辨率的半导体制造装铬，但实际上因费用过多而不具有经济性，或无法满足市场需求。而且，随着半导体元件的细微化也面临着物理性的限制。
发明内容
发明要解决的课题本发明的技术课题在于解决上述现有技术问题，其目的在于提供一种高集成化的半导体元件的制造方法。尤其是，提供一种为实现高集成化而具有多层结构的半导体元件的制造方法。可以通过下述具体说明和附图使本发明的其他目的更加明确。解决课题的方法本发明一实施例的半导体元件的制造方法包括如下步骤:在化学气相沉积装铬的腔内部装载基板的步骤；形成多层结构的步骤，通过交替重复在所述基板上形成掺杂非晶硅层的步骤和在所述基板上形成含硅绝缘层的步骤来交替层叠多个所述掺杂非晶硅层和多个所述绝缘层，其中在所述基板上形成掺杂非晶硅层的步骤是通过向装载有所述基板的腔内部注入硅前体和导电型掺杂剂来进行的，而在所述基板上形成含硅绝缘层的步骤是通过向装载有所述基板的腔内部注入硅前体和反应气体来进行的。所述化学气相沉积设备可以为低压化学气相沉积装铬。可以将所述基板的温度稳定地维持而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。可以将所述基板的温度维持在500°C至650°C而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。可以将所述腔内部的压力稳定地维持而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。可以将所述腔内部的压力维持在IOTorr至300Torr而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。所述掺杂非晶硅层的导电型为P型。所述具有导电型的掺杂剂为B2H6或BC13气体。
所述含硅绝缘层为硅氧化膜或硅氮化膜。在形成所述多层结构的步骤中，层叠在所述多层结构中的多个所述掺杂非晶硅层以维持非晶状态的方式构成。所述硅前体为从包含SiH4、Si2H6, Si3H8以及Si4Hltl的气体群中选择的一种以上气体。所述多层结构如下:包括η个所述掺杂非晶硅层和n-Ι个所述绝缘层(其中，η为2以上的整数)，并以在η个所述掺杂非晶硅层的各层之间配铬一个所述绝缘层的方式形成。所述多层结构如下:包括m个所述绝缘层和m-Ι个所述掺杂非晶硅层(其中，m为2以上的整数)，并以在m个所述绝缘层的各层之间配铬一个所述掺杂非晶硅层的方式形成。发明效果本发明一实施例的半导体元件的制造方法，即使层叠高度增加也能够形成具有一定厚度的多层结构。尤其是，能够形成即使层叠高度增加也不会产生弯曲(warpage)并且厚度也不会变薄的多层结构。而且，能够在相同工序装铬腔内，且以相同温度条件和压力条件形成构成多层结构的两种以上的层，因此可以减少工序时间和工序费用。能够形成多层结构而形成包括三维存储单元的半导体元件，与各存储单元层叠的高度无关而具有有效特性。由此可以利用相同工序设备提供更加高集成化的半导体元件。
图1是表示本发明第一实施例的具有多层结构的、半导体元件的制造方法的流程图。图2是表示本发明第二实施例的具有多层结构的、半导体元件的制造方法的流程图。图3是表示本发明第一实施例的变形的具有多层结构的、半导体元件的制造方法的流程图。图4是表示本发明第二实施例的变形的具有多层结构的、半导体元件的制造方法的流程图。图5是表示用于制造本发明实施例的具有多层结构的半导体元件的、半导体制造装铬的概略剖面图。图6是表示本发明第一实施例的半导体元件多层结构的剖面图。图7是表示本发明第二实施例的半导体元件多层结构的剖面图。图8是表示本发明第一实施例的变形的半导体元件多层结构的剖面图。图9是表示本发明第二实施例的变形的半导体元件多层结构的剖面图。图10是将本发明实施例的多层结构的剖面与比较试料的剖面进行比较的透射电子显微镜照片。图11是表示本发明实施例的具有多层结构的、半导体元件的排列结构的剖面图。具体实施方案接着，参照附图对基于本发明技术性思想的实施例进行详细说明。但本发明技术性思想的实施例可以变形为其他多种形式，本发明的范围不应理解为限定在下述实施例。根据本发明技术性思想的实施例是为了向本领域技术人员更加清楚地说明而提供的。在附图中，相同的附图标记始终表示相同要素。而且，在附图中仅示意性示出了多种构件和区域。由此本发明并不限于附图中示出的相对大小或间隔。图1是表示发明第一实施例的具有多层结构的、半导体元件的制造方法的流程图。如图1所示,在化学气相沉积(CVD, Chemical Vapor Deposition)装络的腔内部装载基板(S100)。在装载于所述腔内部的基板上形成多层结构(S200)，并为形成多层结构可以一并实行形成非晶硅层的步骤(S210)和形成含硅绝缘层的步骤(S220)。所述非晶娃层可以由导电型掺杂非晶娃(doped conductive amorphoussilicom)构成。为形成所述非晶娃层，作为气源将娃族(si I icon-based)气体用作娃前体。另外，为形成由导电型掺杂非晶硅构成的所述非晶硅层，可以一并注入导电型掺杂剂(dopant)ο所述含硅绝缘层可以由硅氧化膜或硅氮化膜构成。为形成由硅氧化膜或硅氮化膜构成的所述含硅绝缘层，作为气源可以与硅前体一起使用包含氧气或氮气的反应气体。考虑到欲形成的多层结构的层数，可以重复(S230)实行形成非晶硅层的步骤(S210)和形成含硅绝缘层的步骤(S220)。形成多层结构的步骤(S200)可以以所述非晶硅层保持非晶状态的方式进行，其中形成多层结构的步骤(S200)重复实行形成非晶硅层的步骤(S210)和形成含硅绝缘层的步骤(S220)。在形成所述多层结构后，可以从化学气相沉积装铬的所述腔内部卸载所述基板(S900)。由此所述多层结构能够以交替层叠所述非晶硅层和所述含硅绝缘层的方式形成。所述化学气相沉积装铬可以为低压化学气相沉积(Low-Pressure CVD, LPCVD)装铬。可以在低压化学气相沉积装铬的腔内部稳定地维持所述腔内部的压力而形成所述多层结构。例如，可以将所述腔内部的压力维持在IOTorr至300ΤΟΠ.而形成所述多层结构。即，可以稳定地维持所述腔内部的压力而实行所述形成非晶硅层的步骤(S210)和所述形成含硅绝缘层的步骤(S220)。另外，可以在低压化学气相沉积装铬的腔内部稳定地维持所述基板的温度而形成所述多层结构。例如，可以将所述基板的温度维持在500°C _650°C而形成所述多层结构。即，可以在稳定地维持所述基板的温度而实行所述形成非晶硅层的步骤(S210 )和所述形成含硅绝缘层的步骤(S220)。图2是表示本发明第二实施例的具有多层结构的、半导体元件的制造方法的流程图。如图2所示，在化学气相沉积装铬的腔内部装载基板(S102)。在装载于所述腔内部的基板形成多层结构(S202)，为形成多层结构可以一并实行形成含硅绝缘层的步骤(S212)和形成非晶硅层的步骤(S222)。考虑到欲形成的多层结构的层数，可以重复(S232)实行用于形成多层结构的、形成含硅绝缘层的步骤(S212)和形成非晶硅层的步骤(S222)。在形成所述多层结构后，可以从化学气相沉积装铬的所述腔内部卸载所述基板。(S902 )
由此所述多层结构能够以交替层叠含硅绝缘层和所述非晶硅层的方式形成。S卩，虽然图2所示的本发明第二实施例的半导体元件具有交替层叠含硅绝缘层和非晶硅层的多层结构，但图1所示的本发明第一实施例的半导体元件具有交替层叠非晶硅层和含硅绝缘层的多层结构。所述化学气相沉积装铬可以为低压化学气相沉积装铬。可以稳定地维持所述腔内部的压力而实行所述形成含硅绝缘层的步骤(S212)和所述形成非晶硅层的步骤(S222)。另外，可以稳定地维持所述基板的温度而实行所述形成含硅绝缘层的步骤(S212)和所述形成非晶硅层的步骤(S222 )。图3是表示本发明第一实施例的变形的具有多层结构的、半导体元件的制造方法的流程图。如图3所示，在化学气相沉积装铬的腔内部装载基板(S104)。在装载于所述腔内部的基板形成多层结构(S204)，为形成多层结构，重复实行形成非晶硅层的步骤(S214)和形成含硅绝缘层的步骤(S224)之后(S234)，进一步追加实行形成非晶硅层的步骤(S244)。在形成所述多层结构后，可以从化学气相沉积装铬的所述腔内部卸载所述基板(S904)。从而，所述多层结构具有以在所述非晶硅层之间配铬所述含硅绝缘层的方式层叠的结构。所述化学气相沉积装铬可以为低压化学气相沉积装铬。可以稳定地维持所述腔内部的压力而实行所述形成非晶硅层的步骤(S214)、所述形成含硅绝缘层的步骤(S224)、所述追加形成非晶硅层的步骤(S244)。另外，可以稳定地维持所述基板的温度而实行所述形成非晶硅层的步骤(S214)、所述形成含硅绝缘层的步骤(S224)、所述追加形成非晶硅层的步骤(S244)。图4是表示本发明第二实施例的变形的具有多层结构的、半导体元件的制造方法的流程图。如图4所示，在化学气相沉积装铬的腔内部装载基板(S106)。在装载于所述腔内部的基板形成多层结构(S206)，为形成多层结构，重复实行形成含硅绝缘层的步骤(S216)和形成非晶硅层的步骤(S226)之后(S236)，进一步追加实行形成含硅绝缘层的步骤(S246)。在形成所述多层结构后，可以从化学气相沉积装铬的所述腔内部卸载所述基板(S906)。从而，所述多层结构具有以在所述含硅绝缘层之间配铬所述非晶硅层的方式层叠的结构。所述化学气相沉积装铬可以为低压化学气相沉积装铬。可以稳定地维持所述腔内部的压力而实行所述形成含硅绝缘层的步骤(S216)、所述形成非晶硅层的步骤(S226)、所述追加形成含硅绝缘层的步骤(S246 )。另外，可以稳定地维持所述基板的温度而实行所述形成含硅绝缘层的步骤(S216)、所述形成非晶硅层的步骤(S226)、所述追加形成含硅绝缘层的步骤(S246)。图5是表示用于制造本发明实施例的具有多层结构的半导体元件的、半导体制造装铬的概略剖面图。如图5所示，半导体制造装铬10的腔11内形成有用于导入反应气体的导入部12。由导入部12导入的反应气体可通过喷头13向腔11内部喷射。
作为沉积对象的基板100放络在卡盘(chuck) 14上,该卡盘14由卡盘支撑台16所支撑。必要时，卡盘14对基板100加热，使基板100具有规定温度。通过这种装铬进行沉积后通过排出部17排出。在半导体制造装铬10内，可形成图1至图4所述的多层结构。S卩，可以在腔11内装载基板100的状态下，通过半导体制造装铬10—并实行形成所述非晶硅层的步骤(S210、S222、S214、S244、S226)和形成含硅绝缘层的步骤(S220、S212、S224、S216、S246)。此时，可以稳定地维持腔11内的压力。另外，通过卡盘14能够以稳定地维持基板100温度的方式加热。图6是表示本发明第一实施例的半导体元件多层结构的剖面图。具体而言，图6是通过图1所示的本发明第一实施例的具有多层结构的半导体元件的制造方法而形成的多层结构。如图6所示，可在基板100上形成多层结构200。多层结构200可以为交替层叠非晶硅层220和含硅绝缘层240的结构。即，多层结构200可以为交替层叠相同个数的非晶硅层220和含硅绝缘层240的结构。基板100例如可以包含如硅或化合物半导体晶片的半导体基板。另外，基板100可以包含如玻璃、金属、陶瓷、石英等不同于半导体的其他基板物质。为形成非晶硅层220，可将硅族气体的硅前体用作气源。所述硅族气体可包括SiH4、Si2H6、Si3H8 或 Si4H1015非晶硅层220可由导电型掺杂非晶硅组成。为形成所述导电型掺杂非晶硅，可一并注入导电型掺杂剂。所述导电型可以为P型。另外，所述导电型掺杂剂可以为B2H6或BC13气体。含硅绝缘层240例如可由硅氧化膜或硅氮化膜构成。为形成含硅绝缘层240，可将硅前体与包含氧气或氮气的反应气体一起使用。所述反应气体例如可以为N2O气体。图7是表示本发明第二实施例的半导体元件多层结构剖面图。具体而言，图7是通过图2所示的本发明第二实施例的具有多层结构的半导体元件的制造方法而形成的多层结构。如图7所示，可在基板100上形成多层结构202。多层结构202可以为交替层叠含硅绝缘层240和非晶硅层220的结构。即，多层结构202可以为交替层叠相同个数的含硅绝缘层240和非晶硅层220的结构。图8是表示本发明第一实施例的变形的半导体元件多层结构剖面图。具体而言，图8是通过图3所示的本发明第一实施例的变形的具有多层结构的半导体元件的制造方法而形成的多层结构。如图8所示，可在基板100上形成多层结构204。多层结构204可以为以在多个非晶硅层220的各层之间配铬含硅绝缘层240的方式层叠的结构。即，多层结构204可以为如下结构:包括η个非晶硅层220和η_1个含硅绝缘层240，且以在η个非晶硅层220的各层之间配铬一个含硅绝缘层240的方式层叠(其中，η为2以上的整数)。图9是表示基于本发明第二实施例的变形的半导体元件多层结构的剖面图。具体而言，图9是通过图4所示的本发明第二实施例的变形的具有多层结构的半导体元件的制造方法而形成的多层结构。如图9所示，可在基板100上形成多层结构206。多层结构206可以为以在多个含硅绝缘层240的各层之间配铬非晶硅层220的方式层叠的结构。S卩，多层结构206可以为如下结构:包括m个含硅绝缘层240和m_l个非晶硅层220，且以在m个含硅绝缘层240的各层之间配铬一个非晶硅层220的方式层叠(其中，m为2以上的整数)。通过图6至图9公开了本发明实施例的多层结构200、202、204、206，但本发明并不
限于此。公开的本发明实施例的多层结构200、202、204、206虽然交替层叠了两种薄膜，但可以在本发明技术性思想的范围内层叠三种或三种以上的薄膜。例如，可以交替层叠三种层如非晶硅层、硅氧化层、硅氮化层，或以在非晶硅层之间轮流配铬硅氧化层和硅氮化层的方式层叠。另外，也可以如下方式层叠:交替配铬三种层如η型非晶硅层、P型非晶硅层和硅绝缘层；或者交替或按需配铬四种层如η型非晶硅层、P型非晶硅层、硅氧化层和硅氮化层。图10是将本发明实施例的多层结构的剖面(试料I)与比较试料的剖面(试料2)进行比较的透射电子显微镜照片。如图10所不，可通过透射电子显微镜(TEM,Transmission Electron Microscope)照片比较本发明实施例的多层结构(试料I)和比较试料(试料2)的剖面。具体而言，本发明实施例的多层结构(试料I)具有交替层叠P型掺杂非晶硅层SI和硅氧化层Il的多层结构。另外，比较试料(试料2)具有交替层叠多晶硅层S2和硅氧化层12的多层结构。本发明实施例的多层结构(试料I)可以以非晶娃层SI和娃氧化层Il具有一定厚度的方式形成。尤其是，硅氧化层Il可以与层叠高度无关以一定厚度形成。在此，以一定厚度形成的含义并不限于非晶硅层SI或硅氧化层Il分别具有相同厚度的意思。即，非晶硅层Si或硅氧化层Il以一定厚度形成的含义是指，在相同工序条件(例如，腔内部的压力、基板的温度、气源或反应气体的流量)下工序时间相同时，以几乎相同的厚度形成的意思。当然，非晶硅层SI或硅氧化层Il的厚度并非与工序时间成正比而增加，但随着工序时间的增加可以增加非晶硅层Si或硅氧化层Il的厚度。因此，考虑这些问题，非晶硅层SI和硅氧化层Il所构成的多层结构中的个别层的厚度可按需以不同厚度形成。可知比较试料(试料2)中多晶硅层S2和硅氧化层12不具有一定的厚度。尤其是，随着层叠高度的上升硅氧化层12可以变得越薄。在比较试料(试料2)中，随着层叠高度的上升硅氧化层12变得越薄的现象可能是如下原因而引起的:由于多晶硅层S2晶化，导致随着层叠的层的增加由膜引起的压力(stress)被积累。如图5所示，若层叠的层增加，则由于膜的压力基板10产生弯曲，从而基板10与卡盘14接触面积减少。从而，无法对基板10进行充分加热，因此在基板10上形成的个别层的厚度会减少。尤其是，若基板10的弯曲程度加深，即使增加工序时间，也难以使将形成在基板10上的个别层以期望厚度形成。
S卩，比较试料(试料2)因为累积在膜上的压力，使构成多层结构的各层的厚度变薄，还导致基板I和多层结构产生弯曲。但是，由于多层结构包含的硅层SI为非晶质，因此本发明实施例的多层结构(试料I)不会产生硅层Si晶化引起的压力。从而，即使层叠的层增加也不会发生硅氧化层Il变薄的现象，使得基板I和多层结构部产生弯曲现象。从而，以构成多层结构的非晶硅层SI保持非晶状态的方式形成本发明实施例的多层结构(试料I)。为此，将基板100的温度如上所述般稳定地维持在500°C至650°C的相对较低的温度而形成本发明实施例的多层结构(试料I)。另外，可以将基板100的温度稳定地维持在570°C以下的温度而形成本发明实施例的多层结构(试料I)。另外，如上所述般，可以在低压化学气相沉积装铬中稳定地维持腔11内部的压力而形成本发明实施例的多层结构(试料I )。此时，能够防止使用等离子体化学气相沉积装铬时可能发生的娃层表面粗糙度(roughness)特性和含娃绝缘层的1-V特性的降低。图11是本发明实施例的具有多层结构的、半导体元件的排列结构和剖面图。如图11所示，本发明实施例的半导体元件1000可以为交替层叠硅层1220和硅绝缘层1240而构成多个NAND闪存单元(Flash Cell)和上/下部选择晶体管(UST/LST，Upper/Lower Selecting Transistor)的非挥发性存储兀件。硅层1220和硅绝缘层1240可以分别为图6至图9所示的非晶硅层220和含硅层的绝缘层240，或对这些进行热处理的产物。例如，硅层1220可以为导电型掺杂硅层。硅层1220可以为掺杂的非晶硅层或掺杂的多晶娃层。娃层1220为掺杂的多晶娃层时,直至多层结构全部形成为止娃层1220以非晶状态形成，之后可以通过其他热处理一体变成多晶状态。例如，硅层1220可以为P型掺杂硅层。当半导体元件1000为具有NAND闪存单元的非挥发性存储元件时，为提高编程/擦除(program/erase)特性,娃层1220以p型导电型形成也可。当娃层1220为P型导电型时,与η型导电型的情况相比,功函数(work function)相对较高，因此能够提高编程/擦除特性。为了形成半导体元件1000，在基板1100上形成交替层叠硅层1220和硅绝缘层1240的多层结构。贯通所述多层结构，形成用于露出基板1100的贯通孔(未图示)，之后，在所述贯通孔表面形成电荷储藏层1300，以堵住所述贯通孔的方式形成半导体柱1400。电荷储藏层1300可以包括隧穿氧化层(tunneling oxide layer)、电荷俘获层(chargetrapping layer)和屏蔽绝缘层(blocking insulation layer)。之后形成与半导体柱1400电连接的配线层1500。配线层1500可以是半导体元件1000位线的布局(bit linelayout)。硅层1220中位于最上部和最下部的层分别可以为上/下部选择晶体管(UST/LST，Upper/Lower Selecting Transistor)的栅极电极。娃层1220中位于除了最上部和最下部的层之外的层分别可以为NAND闪存单元的栅极电极。从而，为了使半导体元件1000包括更多的NAND闪存单元，若增加硅层1220和硅绝缘层1240分别交替层叠的次数，则能够在基板1100上以垂直方向层叠更多的NAND闪存单元。为使各NAND闪存单元分别具有有效地编程或擦除数据的特性，应将硅层1220和硅绝缘层1240以如下方式形成:与从基板1100向垂直方向层叠的高度无关而具有一定厚度、尤其是具有期望厚度。若形成本发明实施例的多层结构200、202、204、206，则能够使半导体元件1000具有更多NAND闪存单元且具有有效的特性。由此能够形成包括三维NAND闪存单元的半导体元件1000。虽然通过优选实施例详细说明了本发明，但也可以是与这些不同的实施例。因此，在权利要求书中记载的技术性思想和范围并不限于优选实施例。产业上的可利用性本发明可用于如沉积工序般的多种形态的半导体制造工序。
权利要求
1.一种半导体元件的制造方法，其特征在于，所述制造方法包括如下步骤: 在化学气相沉积装铬的腔内部装载基板的步骤； 形成多层结构的步骤，通过交替重复在所述基板上形成掺杂非晶硅层的步骤和在所述基板上形成含硅绝缘层的步骤来交替层叠多个所述掺杂非晶硅层和多个所述绝缘层，其中在所述基板上形成掺杂非晶硅层的步骤是通过向装载有所述基板的腔内部注入硅前体和导电型掺杂剂来进行的，而在所述基板上形成含硅绝缘层的步骤是通过向装载有所述基板的腔内部注入硅前体和反应气体来进行的。
2.权利要求1所述的半导体元件的制造方法，其特征在于，所述化学气相沉积设备为低压化学气相沉积装铬。
3.权利要求1所述的半导体元件的制造方法，其特征在于，将所述基板的温度稳定地维持而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。
4.权利要求3所述的半导体元件的制造方法，其特征在于，将所述基板的温度维持在500°C至650°C而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。
5.权利要求1所述的半导体元件的制造方法，其特征在于，将所述腔内部的压力稳定地维持而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。
6.权利要求5所述的半导体元件的制造方法，其特征在于，将所述腔内部的压力维持在IOTorr至300TOrr而实行所述形成掺杂非晶硅层的步骤和所述形成绝缘层的步骤。
7.权利要求1所述的半导体元件的制造方法，其特征在于，所述掺杂非晶硅层的导电型为P型。
8.权利要求7所述的半导体元件的制造方法，其特征在于，所述具有导电型的掺杂剂为B2H6或BC13气体。
9.权利要求1所述的半导体元件的制造方法，其特征在于，所述含硅绝缘层为硅氧化膜或硅氮化膜。
10.权利要求1所述的半导体元件的制造方法，其特征在于， 在形成所述多层结构的步骤中， 层叠在所述多层结构中的多个所述掺杂非晶硅层以维持非晶状态的方式构成。
11.权利要求1所述的半导体元件的制造方法，其特征在于，所述硅前体为从包含SiH4, Si2H6, Si3H8以及Si4Hltl的气体群中选择的一种以上气体。
12.权利要求1所述的半导体元件的制造方法，其特征在于， 所述多层结构如下: 包括η个所述掺杂非晶硅层和n-Ι个所述绝缘层，其中，η为2以上的整数， 并以在η个所述掺杂非晶硅层的各层之间配铬一个所述绝缘层的方式形成。
13.权利要求1所述的半导体元件的制造方法，其特征在于， 所述多层结构如下: 包括m个所述绝缘层和m-Ι个所述掺杂非晶硅层，其中，m为2以上的整数， 并以在m个所述绝缘层的各层之间配铬一个所述掺杂非晶硅层的方式形成。
全文摘要
本发明提出一种具有多层结构的半导体元件的制造方法。根据本发明的一实施例的半导体元件的制造方法包含如下步骤在化学气相沉积装臵的腔内部装载基板的步骤；形成多层结构的步骤，通过交替重复在基板上形成掺杂非晶硅层的步骤和在基板上形成含硅绝缘层的步骤来交替层叠多个掺杂非晶硅层和多个绝缘层，其中在基板上形成掺杂非晶硅层的步骤是通过向装载有基板的腔内部注入硅前体和导电型掺杂剂来进行的，而在基板上形成含硅绝缘层的步骤是通过向装载有基板的腔内部注入硅前体和反应气体来进行的。
文档编号H01L21/205GK103081063SQ201180042742
公开日2013年5月1日 申请日期2011年9月1日 优先权日2010年9月6日
发明者金海元, 禹相浩, 赵星吉, 张吉淳 申请人:株式会社Eugene科技