半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装的制作方法
【专利摘要】本发明提供能够应对高密度化且可靠性也优异的半导体元件搭载用封装基板的制法等。该半导体元件搭载用封装基板的制造方法等具有如下工序：准备层叠有第1载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，与基材进行层叠而形成芯基板的工序；在前述多层金属箔的第1载体金属箔与第2载体金属箔之间，物理剥离第1载体金属箔的工序；在第2载体金属箔上形成第1图案镀层的工序；在第1图案镀层上形成绝缘层、导体电路和层间连接而形成层叠体的工序；将层叠体和载体金属箔一起从芯基板分离的工序；以及通过蚀刻而形成埋入电路或立体电路的工序。
【专利说明】半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装
【技术领域】
[0001]本发明涉及能够高密度化的半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装，更详细而言，涉及具备与具有凸块的半导体元件连接的倒装芯片连接端子的半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装。
【背景技术】
[0002]作为将半导体元件和半导体元件搭载用封装基板(以下，有时将“半导体元件搭载用封装基板”称为“封装基板”。)的连接端子电连接的方法，使用的是倒装芯片连接。该倒装芯片连接中，出于在与半导体元件的凸块之间形成良好的焊料焊脚的目的，多使用如下方法:在封装基板的倒装芯片连接端子上形成预备焊料，通过该预备焊料和在半导体元件的凸块上形成的焊料这两者来确保焊料量，从而与设于半导体元件上的凸块连接。另一方面，伴随着电子部件的小型化、高密度化，产生了高密度地配置与半导体元件的连接端子的需要，从而要求倒装芯片连接端子的微细化。
[0003]倒装芯片连接端子进行微细化，则形成预备焊料的连接端子的面积减少，因此在倒装芯片连接端子上形成的预备焊料的量也减少，结果存在如下问题:在与半导体元件的凸块之间形成的焊料焊脚的形成变得不充分，连接可靠性降低。另外，如果要在微细的倒装芯片连接端子上形成足以与半导体元件连接的量的预备焊料，则存在如下问题:如图1所示，在通常的制法中，由于倒装芯片连接端子26相对于封装基板的表面形成为凸状，因此预备焊料19返回至倒装芯片连接端子26的侧面，从而在与邻接的倒装芯片连接端子26之间产生预备焊料19的桥接。也就是说，即使供给用于在倒装芯片连接端子26上形成预备焊料19的焊料，相当比例的焊料会被用于覆盖倒装芯片连接端子26的侧面，不但能够用于形成连接所需要的焊料焊脚的预备焊料19的比例会减少，而且会与邻接的倒装芯片连接端子26发生桥接。
[0004]作为改善这样的问题的方法，公开了:使封装基板上的成为倒装芯片连接端子的区域的配线图案形成得较长，从而增加该区域的焊料量的方法(专利文献I);使成为倒装芯片连接端子的区域的配线图案的宽度与其他区域相比部分放宽，从而增加倒装芯片连接端子上的预备焊料量的方法(专利文献2)。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2002 - 329744号公报
[0008]专利文献2:日本特开2005 - 101137号公报
【发明内容】
[0009]发明要解决的课题[0010]根据上述专利文献1、2的方法，某种程度能够确保用于与半导体元件连接的倒装芯片连接端子上的预备焊料的量。但是，如图1所示，形成倒装芯片连接端子26的电路图案是形成为从封装基板I的表面凸出的形状的电路图案(以下，有时称为“凸状电路”。)，与封装基板I的绝缘层3的表面密合的只是该凸状电路32的底面。而且，该凸状电路32通常使用半加成法等伴有蚀刻的方法形成，因此会产生所谓的底切Undercut)，其结果是，电路图案的宽度在厚度方向的中途、底部(底面侧)比顶部(表面侧)窄。因此，倒装芯片连接端子26进行微细化会存在如下可能性:由于倒装芯片连接端子26与其下的绝缘层3之间的密合面积减少、电路图案的宽度减少而导致密合力降低，在倒装芯片连接时仅施加一点点外力，就产生倒装芯片连接端子26的剥离。
[0011]本发明是鉴于上述问题点而作出的发明，其目的在于提供半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装，该半导体元件搭载用封装基板的制造方法能够形成即使微细也确保了密合力的倒装芯片连接端子，且通过具备确保了与半导体元件的凸块之间的倒装芯片连接所需要的预备焊料量的倒装芯片连接端子，能够应对高密度化且可靠性也优异。
[0012]解决课题的方法
[0013]本发明涉及以下内容。
[0014]1.一种半导体元件搭载用封装基板的制造方法，具有如下工序:准备依次层叠有第I载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序；在前述多层金属箔的第I载体金属箔与第2载体金属箔之间，物理剥离第I载体金属箔的工序；在前述芯基板的第2载体金属箔上形成第I图案镀层的工序；在包含前述第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序；在前述多层金属箔的第2载体金属箔与基体金属箔之间，将前述层叠体与第2载体金属箔一起从芯基板物理剥离而进行分离的工序；以及在前述剥离后的层叠体的第2载体金属箔上形成抗蚀剂并进行蚀刻，从而使第I图案镀层从前述层叠体表面的绝缘层露出而形成埋入电路的工序、或在前述层叠体表面的第I图案镀层上形成立体电路的工序、或在前述层叠体表面的绝缘层上形成立体电路的工序、或在前述层叠体表面的第I图案镀层上形成凹陷形状的工序。
[0015]2.一种半导体元件搭载用封装基板的制造方法，具有如下工序:准备依次层叠有第I载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序；在前述多层金属箔的第I载体金属箔与第2载体金属箔之间，物理剥离第I载体金属箔的工序；在前述芯基板的第2载体金属箔上形成第I图案镀层的工序；在包含前述第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序；在前述多层金属箔的第2载体金属箔与基体金属箔之间，将前述层叠体与第2载体金属箔一起从芯基板物理剥离而进行分离的工序；在前述剥离后的层叠体的第2载体金属箔上形成第2图案镀层的工序；以及在形成有前述第2图案镀层的部分以外的第2载体金属箔上形成抗蚀剂并进行蚀刻，通过蚀刻除去形成有前述第2图案镀层的部分和形成有抗蚀剂的部分以外的第2载体金属箔，从而使第I图案镀层从前述层叠体表面的绝缘层露出而形成埋入电路的工序、或在前述层叠体表面的第I图案镀层上形成立体电路的工序、或在前述层叠体表面的绝缘层上形成立体电路的工序、或在前述层叠体表面的第I图案镀层上形成凹陷形状的工序。
[0016]3.在上述I或2所述的半导体元件搭载用封装基板的制造方法中，在包含第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序与在多层金属箔的第2载体金属箔和基体金属箔之间将前述层叠体与第2载体金属箔一起从芯基板物理剥离而进行分离的工序之间，具有形成所期望的层数的绝缘层和导体电路的工序。
[0017]4.在上述I至3中任一项所述的半导体元件搭载用封装基板的制造方法中，在使第I图案镀层从层叠体表面的绝缘层露出而形成埋入电路的工序中形成倒装芯片连接端子，在层叠体表面的第I图案镀层上形成立体电路的工序中，在柱或倒装芯片连接端子的长轴方向的一部分形成凸形状，在层叠体表面的绝缘层上形成立体电路的工序中形成虚设端子。
[0018]5.一种半导体元件搭载用封装基板，其为通过上述I至4中任一项所述的半导体元件搭载用封装基板的制造方法制造的半导体元件搭载用封装基板，该半导体元件搭载用封装基板具有绝缘层、以上表面在该绝缘层的表面露出的方式设置的埋入电路、以及在前述绝缘层上和埋入电路上设置的阻焊剂，在该阻焊剂的开口内配置的埋入电路形成倒装芯片连接端子，该倒装芯片连接端子被厚度3 μ m以上的预备焊料被覆。
[0019]6.在上述5所述的半导体元件搭载用封装基板中，在形成倒装芯片连接端子的埋入电路的底面连接导通孔。
[0020]7.在上述5或6所述的半导体元件搭载用封装基板中，在倒装芯片连接端子的长轴方向的一部分形成有凸形状。
[0021]8.在上述5至7中任一项所述的半导体元件搭载用封装基板中，在倒装芯片连接端子的长轴方向的一部分形成有凹陷形状。
[0022]9.在上述5至8中任一项所述的半导体元件搭载用封装基板中，倒装芯片连接端子的前端被配置在阻焊剂的开口内。
[0023]10.在上述5至9中任一项所述的半导体元件搭载用封装基板中，设置有具有在倒装芯片连接端子的长轴方向的两侧或一侧延长的部分的埋入电路。
[0024]11.在上述5至10中任一项所述的半导体元件搭载用封装基板中，倒装芯片连接端子的一部分在短轴方向扩张。
[0025]12.一种半导体封装，在上述5至11中任一项所述的半导体元件搭载用封装基板的倒装芯片连接端子上通过倒装芯片连接而搭载有半导体元件的凸块。
[0026]发明的效果
[0027]根据本发明，能够提供半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板和半导体封装，该半导体元件搭载用封装基板的制造方法能够形成即使微细也确保了密合力的倒装芯片连接端子，且通过具备确保了与半导体元件的凸块之间的倒装芯片连接所需要的预备焊料量的倒装芯片连接端子，能够应对高密度化且可靠性也优异。
【专利附图】
【附图说明】
[0028]图1是现有的封装基板的倒装芯片连接端子附近的(a)俯视图、(b) A — A’剖面图、(c) B — B’剖面图。
[0029]图2是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图、(b) A — A’剖面图、(C) B — B’剖面图。
[0030]图3是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图以及(b) A — A’剖面图。
[0031]图4是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图、(b) A — A’剖面图、(c) B — B’剖面图。
[0032]图5是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图以及(b) A — A’剖面图。
[0033]图6是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图以及(b) A — A’剖面图。
[0034]图7是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图以及(b) A — A’剖面图。
[0035]图8是本发明的封装基板的倒装芯片连接端子附近的(a)俯视图、(b) A — A’剖面图、(c) B — B’剖面图。
[0036]图9是本发明的封装的倒装芯片连接端子附近的剖面图。
[0037]图10是本发明所使用的多层金属箔的剖面图。
[0038]图11是表示本发明的封装基板的制造方法的一部分的流程图。
[0039]图12是表示本发明的封装基板的制造方法的一部分的流程图。
[0040]图13是表示本发明的封装基板的制造方法的一部分的流程图。
[0041]图14是表示本发明的封装基板的制造方法的一部分的流程图。
[0042]图15是表示本发明的封装基板的制造方法的一部分的流程图。
[0043]图16是表示本发明的封装基板的制造方法的一部分的流程图。
[0044]图17是表示本发明的封装基板的制造方法的一部分的流程图。
[0045]图18是使用本发明的封装基板的制造方法制作的半导体封装的剖面图。
【具体实施方式】
[0046]关于本发明的半导体元件搭载用封装基板的例子，以下使用图2?图9进行说明。
[0047]作为本发明的半导体元件搭载用封装基板(以下，称为“封装基板”。)的第I例，如图2所示，可列举如下半导体元件搭载用封装基板I，其具有绝缘层3、以上表面在该绝缘层3的表面露出的方式设置的埋入电路2、在前述绝缘层3上以及埋入电路2上设置的阻焊剂4，在该阻焊剂4的开口 31内配置的埋入电路2形成倒装芯片连接端子26，该倒装芯片连接端子26被厚度3μπι以上的预备焊料19被覆。根据该构成，倒装芯片连接端子26由上表面在绝缘层3的表面露出的埋入电路2形成。因此，倒装芯片连接端子26的侧面和底面被埋入绝缘层3并被固定，因而即使形成倒装芯片连接端子26的埋入电路2是线宽/线距为20μπι / 20μπι以下水平的微细电路图案，也能够形成确保了与绝缘层3之间的密合力的倒装芯片连接端子26。从确保密合力的观点出发，优选具有在倒装芯片连接端子26的长轴方向的两侧延长的埋入电路2，因为埋入电路2从两侧都固定倒装芯片连接端子26，但是在本发明中，与图1所示那样的凸状电路32相比，能够形成即使微细也确保了与绝缘层3之间的密合力的倒装芯片连接端子26。因此，也能够如图3所示，设置仅在倒装芯片连接端子26的长轴方向的一侧延长的埋入电路2，这种情况下，能够减小倒装芯片连接端子26的尺寸，因此能够进一步实现高密度化，从该点出发是优选的。另外，还能够如图4所示，设置在倒装芯片连接端子26的长轴方向的一侧以及两侧延长的埋入电路2这两者。这样，在倒装芯片连接端子26的长轴方向上延长的埋入电路2可以在倒装芯片连接端子26的长轴方向的两侧设置，也可以仅在一侧设置，因此能够增大设计的自由度。另外，由于倒装芯片连接端子26被厚度3 μ m以上的预备焊料19被覆，因此能够确保与半导体元件15的凸块
25之间的倒装芯片连接所需要的焊料量。因此，能够提供能够应对高密度化且可靠性也优异的半导体元件搭载用封装基板I。
[0048]本发明的绝缘层是指使用有机绝缘材料形成的绝缘基板、芯基板、膜、层间绝缘层、堆积层等。作为这样的绝缘层，能够使用通常在封装基板中使用的绝缘层，可列举在玻璃布中含浸环氧树脂、聚酰亚胺树脂而成的预浸材；对环氧系粘接片、聚酰亚胺系粘接片等进行加热、加压而形成的材料。
[0049]本发明的埋入电路是指，按照至少底面以及侧面的一部分被埋入绝缘层、至少上表面在绝缘层表面露出的方式设置的电路。这样的埋入电路例如能够通过所谓的转印法等来形成，所述转印法为:将金属箔作为供电层在其上通过图案电镀形成规定的电路图案，在该电路图案上形成绝缘层并将电路图案埋入绝缘层后，通过蚀刻等除去作为供电层的金属箔，从而使被埋入图案绝缘层的电路图案的表面从绝缘层露出。
[0050]本发明的阻焊剂是指，保护封装基板的表面使得预备焊料不附着于成为倒装芯片连接端子的埋入电路以外的部分的物质。另外，通过由设置于阻焊剂上的开口来限定埋入电路中成为倒装芯片连接端子的部分，从而使得该开口内的埋入电路形成倒装芯片连接端子。作为阻焊剂，从能够高精度地形成用于形成倒装芯片连接端子的、长ΙΟΟμπιΧ宽100 μ m以下水平的微小开口考虑，优选感光性的阻焊剂。
[0051]本发明的倒装芯片连接端子是指，用于将半导体元件通过倒装芯片连接搭载在封装基板上的连接端子。另外，倒装芯片连接是指使半导体元件的有源元件面朝向封装基板连接的方法，是如下所述的方法:在半导体元件上形成作为电极的凸块，将半导体元件翻过来并对准封装基板上的搭载位置后，将半导体元件的凸块与形成于封装基板上的倒装芯片连接端子连接。本发明的倒装芯片连接端子不仅单指实际上与半导体元件的凸块抵接的连接部，还指与半导体元件的凸块连接的埋入电路，即在阻焊剂的开口内露出于绝缘层表面的部分。在倒装芯片连接端子的表面，为了防止表面氧化、确保预备焊料的润湿性，可以设置镍/金镀层(形成有镍镀层和在其上的金镀层的镀层)、镍/钯/金镀层(形成有镍镀层、在其上的钯镀层和在其上的金镀层的镀层)等保护镀层。
[0052]本发明的预备焊料是指，为了进行与半导体元件之间的倒装芯片连接而设置在倒装芯片连接端子上的焊料。预备焊料能够通过印刷焊料糊并回流的方法、其他的公知方法来形成。作为焊料糊的一例，可列举在电子部件的安装中使用的、将Sn (锡)一 Pb (铅)系、Sn (锡)一 Ag (银)一 Cu (铜)系等的焊料粒子与松香、有机溶剂混合而成的物质等。焊料糊的印刷能够使用金属掩模、丝网印制等。回流能够使用在电子部件的安装中通常使用的红外线回流、热风回流、VPS (气相焊接)回流等来进行。回流条件根据焊料糊而有所不同，例如，如果是Sn - Pb (锡和铅)系，则可列举峰值温度为240°C左右的条件，如果是Sn (锡)一Ag (银)一 Cu (铜)系，则可列举峰值温度为260°C左右的条件。
[0053]本发明的封装基板中，倒装芯片连接端子被厚度3μπι以上的预备焊料被覆。预备焊料的厚度小于3μπι时，不足以在倒装芯片连接端子与半导体元件的凸块之间形成焊料焊脚，难以确保连接可靠性。另一方面，预备焊料的厚度超过20 μ m时，存在与邻接的倒装芯片连接端子上的预备焊料产生焊料桥接的可能性。因此，预备焊料的厚度优选3 μ m以上、20 μ m以下。而且，通常倒装芯片连接端子的上表面俯视为细长的长方形，因此将焊料糊等回流而形成的预备焊料由于焊料的表面张力形成为大致半圆柱状(半圆锥体状)。因此，预备焊料的厚度在倒装芯片连接端子的长轴方向(长度方向)与短轴方向(宽度方向)的大致中央处形成得最厚。因此，本发明中，使用非接触式段差测定机测定阻焊剂表面与焊料表面的段差，从而求出在倒装芯片连接端子的长轴方向(长度方向)与短轴方向(宽度方向)的大致中央的预备焊料的厚度。
[0054]作为本发明的封装基板的第2例，可列举如图5所示在包含倒装芯片连接端子26的埋入电路2的底面连接导通孔18的例子。这里，省略显示预备焊料。图5中，在倒装芯片连接端子26的底面和从该倒装芯片连接端子26向长轴方向延长的埋入电路2的底面的两方形成有导通孔18，但也可以在其中的任一方形成有导通孔18。也就是说，在该第2例中，在被埋入绝缘层3的倒装芯片连接端子26的底面、从该倒装芯片连接端子26向长轴方向延长的埋入电路2的底面、或这两者的底面形成导通孔18。通过这样在底面连接导通孔18，使得倒装芯片连接端子26或从倒装芯片连接端子26向长轴方向延长的埋入电路2通过导通孔18被固定于绝缘层3，因此与第I例相比，能够使倒装芯片连接端子26与绝缘层3之间的密合更加牢固。
[0055]本发明中，导通孔是指将在封装基板上设为多层的配线层的层间连接的结构，例如，能够通过使用激光等形成配线层的层间连接用的孔后，在该孔内进行镀敷等而形成。而且，为了增大倒装芯片连接端子的底面、从倒装芯片连接端子向长轴方向延长的埋入电路的底面与导通孔之间的连接面积，优选通过所谓的填充孔镀敷形成导通孔。
[0056]作为本发明的封装基板的第3例，可列举如图6所示在倒装芯片连接端子26的长轴方向的一部分形成凸形状27的例子。这里，省略显示预备焊料19。该凸形状27例如通过如下方式来形成:形成阻镀剂，在埋入电路的成为倒装芯片连接端子26的部位的一部分进行图案镀敷。另外，虽然未图示，也能够例如通过如下方式来形成:在形成侧面的一部分和上表面从绝缘层3的表面突出的埋入电路后，形成抗蚀剂，按照突出的埋入电路的一部分以突出的状态保留、其他部分与绝缘层3的表面在一个平面的方式进行蚀刻。凸形状27的高度优选3 μ m?8 μ m左右，设置凸形状27的范围优选为倒装芯片连接端子26的短轴方向(宽度方向)的尺寸的50%?100%、倒装芯片连接端子26的长轴方向(长度方向)的尺寸的10 %?70 %左右。通过这样在倒装芯片连接端子26的长轴方向的一部分形成凸形状27，使得焊料积存在凸形状27的段差部分(未图示。)，因此与表面平坦的情况相比，能够增加配置于倒装芯片连接端子26上的焊料量。另外，凸形状27成为将其他部分焊料拉近的契机，由于焊料以凸形状27为中心凝集，因此也能够在倒装芯片连接端子26的长轴方向的规定位置形成突出的焊料积存。因此，能够对应于在倒装芯片连接端子26上搭载的半导体元件的凸块的位置而设置倒装芯片连接端子26上的突出部分，因而能够将倒装芯片连接端子26与半导体元件的凸块确实地连接。
[0057]作为本发明的封装基板的第4例，可列举如图7所示在倒装芯片连接端子26的长轴方向的一部分形成凹陷形状28的例子。这里，省略显示预备焊料。虽然未作图示，该凹陷形状28例如能够通过在形成上表面从绝缘层3的表面露出的埋入电路后，形成抗蚀剂，按照上表面露出的埋入电路的上表面的一部分比绝缘层3的表面更凹陷、其他部分原样保留的方式进行蚀刻来形成。凹陷形状28的深度优选3μπι?8μπι左右，凹陷形状28的范围优选为倒装芯片连接端子26的短轴方向(宽度方向)的尺寸的50%?100%、倒装芯片连接端子26的长轴方向(长度方向)的尺寸的10%?70%左右。通过这样形成凹陷形状28，熔融后的焊料在该部分积存，因此能够增加在倒装芯片连接端子26上配置的焊料(未图示。)的量。也就是说，凹陷形状28发挥积存焊料的容器的作用，焊料积存在凹陷形状28中，因此能够在倒装芯片连接端子26上形成足以形成焊料焊脚的焊料。
[0058]作为本发明的封装基板的第5例，可列举如图3所示倒装芯片连接端子26的前端形成在阻焊剂4的开口 31内的例子。这里，省略显示预备焊料。像以往的一般封装基板那样，在通过将粘接于绝缘层3的表面上的金属箔蚀刻来形成电路图案的情况下，该电路图案为凸状电路32 (图1)，形成的倒装芯片连接端子26仅其底面与绝缘层3粘接。另外，由于通过蚀刻形成，因此凸状电路32的电路图案产生所谓的底切，即从剖面观察，电路图案的底面侧与表面侧相比，宽度更小。因此，倒装芯片连接端子26的尺寸进行微细化会存在如下可能性:凸状电路32的电路图案的底面与绝缘层3之间的粘接面积减少，因此与绝缘层3之间的密合力降低，在倒装芯片连接时仅施加一点点外力就会剥离。于是，为了确保绝缘层3与倒装芯片连接端子26之间的密合力，采取如下方法，S卩:用阻焊剂4被覆并从上侧固定电路图案，使倒装芯片连接端子26从阻焊剂4的开口 31露出，从而用阻焊剂4固定倒装芯片连接端子26的长轴方向的两侧。但是，该方法中，由阻焊剂4的分辨率的限度来规定阻焊剂4的开口 31的宽度，因此需要使倒装芯片连接端子26比阻焊剂4的分辨率的限度更长。而且因此电路图案的走线自由度也受限制。根据本发明的封装基板I的第5例，由于倒装芯片连接端子26由上表面露出于绝缘层3的表面的埋入电路形成，因此即使微细也能够确保密合力。因此，没有必要使用阻焊剂4从上方被覆并固定在倒装芯片连接端子26的长轴方向的两侧延长的电路图案，能够将倒装芯片连接端子26的前端形成在阻焊剂4的开口 31内。因此，阻焊剂4的分辨率不受限制，能够将倒装芯片连接端子26微细化，因而能够进一步实现高密度化，而且能够提高电路图案设计的自由度。
[0059]作为本发明的封装基板的第6例，可列举如图4所示设置了在倒装芯片连接端子26的长轴方向的两侧或一侧延长的埋入电路2的例子。根据本发明的封装基板的第6例，与第5例同样，阻焊剂4的分辨率不受限制，能够将倒装芯片连接端子26微细化，因此能够进一步实现高密度化，而且能够提高电路图案设计的自由度。
[0060]作为本发明的封装基板的第7例，可列举如图8所示具有倒装芯片连接端子26的一部分在短轴方向(宽度方向)扩张而成的部分33的例子。倒装芯片连接端子26的前端可以形成在阻焊剂4的开口 31内。这里，省略显示预备焊料。由于具有该倒装芯片连接端子
26部分地在短轴方向(宽度方向)扩张而成的部分33，因此与绝缘层3之间的密合面积扩大，因而能够更加提高倒装芯片连接端子26与绝缘层3之间的密合力，并且能够更多地确保预备焊料19的量，另外，由于在短轴方向(宽度方向)扩张而成的部分33的预备焊料19通过表面张力拉近其以外的部分的焊料从而形成焊料积存，因此能够在规定的位置稳定地形成焊料积存。
[0061]作为本发明的半导体封装的一例，可列举如图9所示在上述第I至第7例的封装基板I上通过倒装芯片连接而搭载了半导体元件15的例子。优选在半导体元件15的凸块25形成面与半导体元件搭载用封装基板I的具有倒装芯片连接端子26的绝缘层3之间，填充底部填充材料23。由此，底部填充材料23能够使半导体元件15的凸块25形成面与具有倒装芯片连接端子26的绝缘层3之间的密合力更加牢固。因此，能够提供能够应对高密度化且可靠性也优异的半导体封装24。
[0062]关于本发明的封装基板的制造方法的一例，以下使用图10?图18进行说明。
[0063]首先，如图10所示，准备依次层叠有第I载体金属箔10、第2载体金属箔11和基体金属箔12的多层金属箔9。
[0064]第I载体金属箔10用于保护第2载体金属箔11的表面(与第I载体金属箔10之间)，在与第2载体金属箔11之间能够进行物理剥离。只要能够保护第2载体金属箔11的表面，则材质、厚度没有特别限制，但从通用性、操作性的方面出发，作为材质优选铜箔、铝箔，作为厚度优选I?35 μ m。另外，在第I载体金属箔10与第2载体金属箔11之间，优选设置用于稳定它们之间的剥离强度的剥离层(未图示。)，作为剥离层，优选即使进行多次与绝缘树脂层叠时的加热?加压，剥离强度也呈现稳定化的剥离层。作为这样的剥离层，可列举日本特开2003 - 181970号公报中公开的形成有金属氧化物层和有机剂层的剥离层、日本特开2003 — 094553号公报中公开的由Cu — Ni — Mo合金构成的剥尚层、再公表专利W02006 / 013735号公报中示出的含有Ni和W的金属氧化物或Ni和Mo的金属氧化物的剥离层。而且，该剥离层优选:在与第2载体金属箔11之间物理剥离第I载体金属箔10时，以附着于第I载体金属箔10侧的状态剥离，在第2载体金属箔11的表面不残留。
[0065]第2载体金属箔11成为为了在剥离了第I载体金属箔10后的表面上形成第I图案镀层13而供给电流的种子层(供电层)，在与第I载体金属箔10之间和与基体金属箔12之间能够进行物理剥离。只要和基体金属箔12 —起作为供电层发挥功能即可，材质、厚度没有特别限制，但从通用性、操作性的方面出发，作为材质优选铜箔、铝箔，作为厚度能够使用I至18 μ m的厚度。只是，由于如下文所述在形成外层电路2时(图16(12)、(13)、(14))会通过蚀刻被除去，因此为了 极力降低蚀刻量的偏差而形成高精度的微细电路，优选I?
5μ m的极薄金属箔。另外,在与第I载体金属箔10之间和与基体金属箔12之间，为了稳定它们之间的剥离强度，优选设置上述那样的剥离层(未图示。)。而且，为了使第2载体金属箔11与基体金属箔12成为一体作为种子层发挥作用，该剥离层优选具有导电性。而且，该剥离层优选:在第2载体金属箔11与基体金属箔12之间物理剥离时，以附着于基体金属箔12侧的状态剥离，在第2载体金属箔11的表面不残留。
[0066]将多层金属箔9与基材16层叠而制作芯基板17时,基体金属箔12位于与基材16层叠的一侧，在与第2载体金属箔11之间能够进行物理剥离。只要与基材16层叠时具有与基材16的粘接性，则材质、厚度没有特别限制，但从通用性、操作性的方面出发，作为材质优选铜箔、铝箔，作为厚度优选9?70 μ m。另外，在与第2载体金属箔11之间，为了稳定它们之间的剥离强度，优选设置上述那样的剥离层(未图示。)。而且，该剥离层优选:在第2载体金属箔11与基体金属箔12之间物理剥离时，以附着于基体金属箔12侧的状态剥离，在第2载体金属箔11的表面不残留。
[0067]作为多层金属箔9，使用具有3层以上的金属箔(例如，如上所述，第I载体金属箔10、第2载体金属箔11和基体金属箔12)的多层金属箔9，且至少2部位之间(例如，如上所述，第I载体金属箔10与第2载体金属箔11之间以及第2载体金属箔11与基体金属箔12之间)能够物理剥离。在多层金属箔9的基体金属箔12侧层叠基材16而形成芯基板17的工序时，有时树脂粉等异物附着在第I载体金属箔10的表面，但即使附着了这样的异物，通过在与第2载体金属箔11之间物理剥离第I载体金属箔10，也形成不受树脂粉等异物影响的第2载体金属箔11的表面，因此能够确保高品质的金属箔表面。因此，将第2载体金属箔11作为种子层使用而形成第I图案镀层13的情况下，也能够抑制缺陷的产生，因而能够实现成品率的提闻。
[0068]接着，如图11 (I)所不，将多层金属箔9的基体金属箔12侧与基材16层叠而形成芯基板17。基材16与多层金属箔9进行层叠一体化而形成芯基板17,作为基材16,能够使用通常作为半导体元件搭载用封装基板I的绝缘层3使用的基材。作为这样的基材16，可列举玻璃环氧树脂、玻璃聚酰亚胺等。芯基板17是在使用多层金属箔9制造封装基板I时作为支撑基板的基板，主要作用是通过确保刚性来提高作业性、以及防止处理时的损伤而提高成品率。因此，作为基材16，优选具有玻璃纤维等增强材的基材，例如，能够通过将玻璃环氧树脂、玻璃聚酰亚胺等预浸材与多层金属箔9重叠，使用热压机等加热?加压进行层叠一体化来形成。通过在基材16的两侧(图11 (I)的上下两侧)层叠多层金属箔9并进行其后的工序，能够通过一次工序进行制造两个封装基板I的工序，因此能够实现工时减少。另外，能够构成在芯基板17的两侧对称的构成的层叠板，因此能够抑制翘曲，也能够抑制与作业性、制造设备的牵连等所引起的损伤。
[0069]接着，如图11 (2)所示，在多层金属箔9的第I载体金属箔10与第2载体金属箔11之间，物理剥离第I载体金属箔10。存在层叠时来自成为基材16的材料的预浸材等的树脂粉等异物附着在第I载体金属箔10的表面的情况。因此，在使用该第I载体金属箔10形成电路的情况下，有时会由于附着于表面的树脂粉等异物导致在电路上产生断路、短路等缺陷，有可能导致成品率的降低。但是，通过这样将第I载体金属箔10剥离除去，能够使用未附着树脂粉等异物的第2载体金属箔11来形成电路，因此能够抑制电路缺陷的产生，能够改善成品率。另外，由于能够物理剥离第I载体金属箔10，因此通过调整第I载体金属箔10与第2载体金属箔11之间的剥离强度，能够容易地进行剥离作业。此时，多层金属箔9的第I载体金属箔10与第2载 体金属箔11之间的剥离层(未图不。)优选转移至第I载体金属箔10侧。由此，在剥离了第I载体金属箔10后的第2载体金属箔11侧，第2载体金属箔11的表面露出，因此通过后工序进行的在第2载体金属箔11上的阻镀剂形成、第I图案镀层13的形成不会受剥离层阻碍。
[0070]这里，多层金属箔9优选为第2载体金属箔11与基体金属箔12之间的剥离强度大于第I载体金属箔10与第2载体金属箔11之间的剥离强度而形成的多层金属箔9。由此，在第I载体金属箔10与第2载体金属箔11之间进行物理剥离时，能够抑制第2载体金属箔11与基体金属箔12之间同时剥离。作为剥离强度，在加热?加压前的初期，使第I载体金属箔10与第2载体金属箔11之间为2N / m?50N / m、第2载体金属箔11与基体金属箔12之间为ION / m?70N / m，使第I载体金属箔10与第2载体金属箔11之间的剥离强度比第2载体金属箔11与基体金属箔12之间的剥离强度小5N / m?20N / m，则在制造工序的处理中不会剥离而在剥离时容易，而且剥离第I载体金属箔10时，能够抑制第2载体金属箔11同时剥落，因此作业性良好。[0071]就剥离强度的调整而言，例如，如日本特开2003 — 181970号公报、日本特开2003 - 094553号公报、再公表专利W02006 / 013735号公报所示，能够通过调整成为剥离层基底的第2载体金属箔11的表面(与第I载体金属箔10之间)的粗糙度，或者调整用于形成成为剥离层的金属氧化物、合金镀层的镀液组成、条件来进行。
[0072]接着，如图11 (3)所示，在残留于芯基板17上的第2载体金属箔11上形成第I图案镀层13。如上所述，由于来自层叠时使用的预浸材等的树脂粉等异物不附着于第2载体金属箔11的表面(与第I载体金属箔10之间)，因此能够抑制由此引起的电路缺陷。第I图案镀层13能够在第2载体金属箔11上形成阻镀剂(未图示。)后，使用电镀来进行。作为阻镀剂，能够使用在封装基板I的制造工艺中使用的感光性抗蚀剂。作为电镀，能够使用在封装基板I的制造工艺中使用的硫酸铜镀敷。
[0073]多层金属箔9优选为在预先设置平均粗糙度(Ra)为0.3μπι?1.2μπι的凹凸的第2载体金属箔11的表面上隔着剥离层(未图示。)层叠第I载体金属箔10而成的多层金属箔9。由此，将第I载体金属箔10与剥离层一起物理剥离后的第2载体金属箔11的表面具有预先设置的平均粗糙度(Ra)为0.3μπι?1.2μπι的凹凸。因此，在第2载体金属箔11的表面(与第I载体金属箔10之间)形成第I图案镀层13用的阻镀剂时，能够提高阻镀剂的密合、分辨力，有利于高密度电路的形成。另外，通过在第2载体金属箔11的表面预先设有凹凸，在剥离第I载体金属箔10后无需对第2载体金属箔11的表面进行粗面化处理，因此能够实现工时的减少。
[0074]从改善阻镀剂的密合、分辨力并能够确保第I图案镀层13后的剥离性的方面出发，设在第2载体金属箔11的表面的凹凸的表面粗糙度优选平均粗糙度(Ra)为0.3?
1.2 μ m。平均粗糙度(Ra)小于0.3 μ m的情况下，存在产生阻镀剂的密合不足的倾向，平均粗糙度(Ra)超过1.2 μ m的情况下，阻镀剂难以追随，也存在产生密合不足的倾向。进而，阻镀剂的线宽/线距比15μπι / 15μπι还微细的情况下，优选平均粗糙度(Ra)为0.5μπι?
0.9ym0这里，平均粗糙度(Ra)是JIS Β0601 (2001)中规定的平均粗糙度(Ra)，能够使用触针式表面粗糙度计等测定。而且，对于平均粗糙度(Ra)的调整，如果第2载体金属箔11是铜箔，则可以通过调整形成作为第2载体金属箔11的铜箔时的电镀铜的组成(包含添加剂等)、条件来进行。
[0075]接着，如图12(4)所示，在包含第I图案镀层13的第2载体金属箔11上层叠绝缘层3而形成层叠体22。作为绝缘层3，能够使用通常作为封装基板I的绝缘层3使用的绝缘层。作为这样的绝缘层3，可列举环氧系树脂、聚酰亚胺系树脂等，例如，能够通过使用热压机等将环氧系、聚酰亚胺系的粘接片、玻璃环氧树脂、玻璃聚酰亚胺等的预浸材加热.加压进行层叠一体化来形成。这里，层叠体22是指在这样进行了层叠一体化状态的材料中，在包含第I图案镀层13的第2载体金属箔11上层叠的层叠体。在成为绝缘层3的这些树脂上进一步重叠成为导体层20的金属箔，同时加热.加压进行层叠一体化的情况下，也包含该导体层20。另外，如下文所述，通过导体层20形成内层电路6或者形成连接导体层20的层间连接5的情况下，也包含这些内层电路6、层间连接5。
[0076]接着，如图12 (5)、(6)所示，可以形成层间连接孔21，形成层间连接5、内层电路
6。层间连接5例如能够通过使用所谓的保角法形成层间连接孔21后，对该层间连接孔21内进行镀敷来形成。对于该镀敷，能够在进行薄无电解镀铜作为基底镀敷后，使用无电解镀铜、电镀铜、填充孔镀敷等作为厚镀敷。为了使蚀刻的导体层20的厚度薄而容易形成微细电路，优选在薄的基底镀敷后，形成阻镀剂，并通过电镀铜、填充孔镀敷进行厚镀敷。内层电路6例如能够通过对层间连接孔21进行镀敷后，通过蚀刻除去不要部分的导体层20来形成。
[0077]接着，如图13 (7)、(8)和图14 (9)、( 10)所示，在内层电路6、层间连接5上进一步形成绝缘层3和导体层20，也能够与图12 (5)、(6)时同样地操作，形成内层电路6、外层电路2、7、层间连接5，以成为所期望的层数。而且，本发明中，有时将内层电路6和外层电路2、7统称为导体电路。
[0078]接着,如图15 (11)所不,在多层金属箔9的第2载体金属箔11与基体金属箔12之间，将层叠体22与第2载体金属箔11 一起从芯基板17物理剥离而进行分离。此时，多层金属箔9的第2载体金属箔11与基体金属箔12之间的剥离层(未图示。)优选转移至基体金属箔12侧。由此，在剥离了基体金属箔12后的层叠体22侧，第2载体金属箔11的表面露出，因此通过后工序进行的第2载体金属箔11的蚀刻不会受剥离层阻碍。
[0079]接着，如图16 (12)?(14)所示，在分离并剥离后的层叠体22的第2载体金属箔11上形成抗蚀剂34并对层叠体22的第2载体金属箔11进行蚀刻，从而使前述第I图案镀层13在绝缘层3的表面露出而形成埋入电路2，或者在第I图案镀层13上或绝缘层3上形成立体电路27。另外，也能够如图17 (12)?(14)所示，在分离并剥离后的层叠体22的第2载体金属箔11上形成第2图案镀层14，在形成有第2图案镀层的部分以外的载体金属箔上形成抗蚀剂并进行蚀刻，从而通过蚀刻除去形成有第2图案镀层14的部分和形成有抗蚀剂的部分以外的第2载体金属箔11，使第I图案镀层13在绝缘层3的表面露出而形成埋入电路2，或者在第I图案镀层13上或绝缘层3上形成立体电路27。而且，图16 (12)?
(14)以及图17 (12)?(14)仅表示在图15 (11)那样分离后的层叠体22中下侧的部分。通过图16 (12)?(14)或图17 (12)?(14)的工序，使第I图案镀层13从绝缘层3露出而形成的埋入电路2能够形成倒装芯片连接端子，在层叠体表面的第I图案镀层上形成的立体电路27能够形成凸块、柱，在层叠体表面的绝缘层上形成的立体电路27能够形成虚设端子。由此，在形成外层电路2时，外层电路2的侧面不会由于蚀刻而被侵蚀，因此不产生底切，因而能够形成微细的外层电路2。另外，由于本发明中形成的外层电路2成为被埋入绝缘层3的状态，因此不仅外层电路2的底面，两侧的侧面也与绝缘层3密合，因而即使是微细电路，也能够确保充分的密合性。另外，使用厚度I μ m?5 μ m的极薄铜箔作为第2载体金属箔11的情况下，即使是一点点蚀刻量也能够除去第2载体金属箔11，因此被埋入绝缘层3、且从绝缘层3露出的外层电路2的表面是平坦的，作为引线接合端子、倒装芯片连接端子能够确保连接可靠性，适于用作与半导体元件之间的连接端子。另外，由于能够将与半导体元件之间的连接端子设置在与层间连接5在俯视下重叠的位置的外层电路2上，因此能够将与半导体元件之间的连接端子设置在层间连接5的正上方或正下方，也能够应对小型化和高密度化。进而,通过在任意的部位形成立体电路27，能够形成凸块、柱、虚设端子等各种导体电路的构成，通过改变第2载体金属箔11、第2图案镀层14的厚度，也能够形成为任意的高度，因此能够应对与各种半导体元件(未图示。)、其他封装基板之间的连接形态。例如，如图18所示，通过在本发明的封装基板I的第I图案镀层13上设置立体电路27而形成柱，进行与顶部基板之间的连接，即使不设置内腔，也能够构成PoP。另外，如图18所示，半导体元件35侧的凸块25为外围配置(凸块25并排配置在半导体元件35的周围)的情况下，在倒装芯片连接时，将半导体元件35按压在半导体元件搭载用封装基板I侧，则半导体元件35的中央部挠曲而容易变形，但通过预先设有虚设端子(在图18中为在绝缘层上形成的立体电路27。)，能够支撑半导体元件35的下表面，因此能够抑制变形。另外，如果将虚设端子形成为与第I图案镀层、层间连接5连接，则也能够将来自半导体元件35的热量释放。因此，能够提高可靠性。而且，虚设端子是电气独立且不作为电路发挥功能的端子，在图16、图17中形成于绝缘层上，但也可以与不发挥电气功能的第I图案镀层、层间连接5连接。
[0080]接着，也可以根据需要形成阻焊剂4、保护镀层8。作为保护镀层8，优选通常作为封装基板的连接端子的保护镀层使用的镍镀层和金镀层。
[0081]如上所述，根据本发明的封装基板的制造方法，能够在与层间连接重叠的位置形成具有平坦且微细的埋入电路的封装基板，能够形成适合于引线接合、倒装芯片连接的封装基板。另外，通过在任意的部位形成立体电路，能够形成具备凸块、柱等各种金属构成的封装基板。
[0082]实施例
[0083]接着，对本发明的封装基板的其他制造方法的实施例进行说明，但本发明不限定于本实施例。
[0084](实施例1)
[0085]首先，如图10所示，准备依次层叠有第I载体金属箔10、第2载体金属箔11和基体金属箔12的多层金属箔9。第I载体金属箔10使用9 μ m的铜箔，第2载体金属箔11使用3 μ m的极薄铜箔，基体金属箔12使用18 μ m的铜箔。在基体金属箔12的表面(与第2载体金属箔11之间)，以能够物理剥离的方式设置剥离层(未图示。)。另外，在第2载体金属箔11的表面(与第I载体金属箔10之间)，预先设置平均粗糙度(Ra)0.7μπι的凹凸。另外，在该凹凸上、即与第I载体金属箔10之间，以能够物理剥离的方式设置剥离层(未图示。)。基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离层均通过使用具有Ni30g / L、Mo3.0g / L、柠檬酸30g / L的组成的镀敷浴来形成金属氧化物层从而形成。而且，剥离强度的调整通过调整电流而调整形成剥离层的金属氧化物量来进行。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为47N / m,第2载体金属箔11与第I载体金属箔10之间为29N / m。而且,加热.加压后(将成为基材16的预浸材层叠而形成芯基板17后)的剥离强度的变化率为相对于初期上升约10%左右的程度。
[0086]图10所示的多层金属箔9的制作具体如下进行。
[0087](I)作为基体金属箔12，使用厚度18μπι的电解铜箔，在硫酸30g / L中浸溃60秒进行酸洗涤后用流水进行30秒水洗。
[0088](2)将洗涤后的电解铜箔作为阴极，将实施了氧化铱涂布的Ti (钛)极板作为阳极，使用硫酸镍6水合物30g / L、钥酸钠2水合物3.0g / L、柠檬酸3钠2水合物30g /L、pH6.0、液体温度30°C的浴液作为含有Ni (镍)、Mo (钥)、柠檬酸的镀敷浴，对电解铜箔的光泽面以电流密度20A / dm2进行5秒电解处理，形成含有包含镍和钥的金属氧化物的剥离层(未图示。)。[0089](3)在形成剥离层(未图示。)后的表面上，使用硫酸铜5水合物200g / L、硫酸IOOg / L、液体温度40°C的浴液，将实施了氧化铱涂布的Ti (钛)极板作为阳极，以电流密度4A / dm2进行200秒电镀,形成厚度3 μ m的成为第2载体金属箔11的金属层。
[0090](4)在形成成为第2载体金属箔11的金属层后的表面上，使用与上述(2)同样的浴液，以电流密度IOA / dm2进行10秒电解处理,形成含有包含镍和钥的金属氧化物的剥离层(未图示。)。
[0091](5)在形成有剥离层13后的表面上，使用与上述(3)同样的浴液，以电流密度4A /dm2进行600秒电镀，形成厚度9 μ m的成为第I载体金属箔10的金属层。
[0092](6)在与基材16接触的面上，通过硫酸铜镀敷形成粒状的粗化粒子，并实施铬酸盐处理和硅烷偶联剂处理。另外，在与基材16不接触的面上实施铬酸盐处理。
[0093]接着，如图11 (I)所不，将多层金属箔9的基体金属箔12侧与基材16层叠而形成芯基板17。作为基材16使用玻璃环氧树脂的预浸材，在该预浸材的上下两侧重叠多层金属箔9，使用热压机进行加热.加压而进行了层叠一体化。
[0094]接着，如图11 (2)所示，在多层金属箔9的第I载体金属箔10与第2载体金属箔11之间，物理剥离第I载体金属箔10。
[0095]接着，如图11 (3)所示，在残留于芯基板17上的第2载体金属箔11上形成第I图案镀层13。通过在第2载体金属箔11上形成感光性的阻镀剂后，使用硫酸铜电镀形成第I图案镀层13。
[0096]接着，如图12 (4)所示，在包含第I图案镀层13的第2载体金属箔11上层叠绝缘层3和作为导体层20的铜箔(12 μ m)而形成层叠体22。作为绝缘层3，通过使用热压机将环氧系的粘接片加热.加压而进行层叠一体化来形成。
[0097]接着，如图12 (5)、(6)所示，形成层间连接5、内层电路6。层间连接5通过使用保角法形成层间连接孔21后对该层间连接孔21内进行镀敷而形成。对于该镀敷，进行薄无电解镀铜作为基底镀敷后，形成感光性的阻镀剂，通过硫酸铜电镀进行厚镀敷。其后，通过蚀刻除去不要部分的导体层20，从而形成内层电路6。
[0098]接着，如图13 (7)、(8)和图14 (9)、( 10)所示，在内层电路6、层间连接5上进一步形成绝缘层3和导体层20，形成内层电路6、外层电路2、7、层间连接5，从而形成具有4层导体层20的层叠体22。
[0099]接着,如图15 (11)所不,在多层金属箔9的第2载体金属箔11与基体金属箔12之间，将层叠体22与第2载体金属箔11 一起从芯基板17物理剥离而进行分离。
[0100]接着，如图16 (12)?(14)所示，在分离并剥离后的层叠体22的第2载体金属箔11上形成抗蚀剂14并对层叠体22的第2载体金属箔11进行蚀刻，使前述第I图案镀层13从前述绝缘层3的表面露出而形成埋入电路2，并且在第I图案镀层13上或绝缘层3上形成立体电路27。而且，使第I图案镀层13从绝缘层3露出而形成的埋入电路2作为倒装芯片连接端子，在层叠体表面的第I图案镀层上形成的立体电路27作为凸块，在层叠体表面的绝缘层上形成的立体电路27作为虚设端子。
[0101]接着，形成感光性的阻焊剂，然后，作为保护镀层，进行无电解镍镀层和无电解金镀层，形成封装基板。
[0102](实施例2)[0103]均使用具有Ni (镍)30g / L、Mo (钥)3.0g / L、柠檬酸30g / L的组成的镀敷浴来改变形成金属氧化物层时的电流，从而调整形成剥离层的金属氧化物量，使基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离强度变化。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为23N / m，第2载体金属箔11与第I载体金属箔10之间为18N / m。此外与实施例1同样地操作而制作封装基板。
[0104](实施例3)
[0105]均使用具有Ni (镍)30g / L、Mo (钥)3.0g / L、柠檬酸30g / L的组成的镀敷浴来改变形成金属氧化物层时的电流，从而调整形成剥离层的金属氧化物量，使基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离强度变化。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为15N / m，第2载体金属箔11与第I载体金属箔10之间为2N / m。此外与实施例1同样地操作而制作封装基板。
[0106](实施例4)
[0107]均使用具有Ni (镍)30g / L、Mo (钥)3.0g / L、柠檬酸30g / L的组成的镀敷浴来改变形成金属氧化物层时的电流，从而调整形成剥离层的金属氧化物量，使基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离强度变化。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为68N / m，第2载体金属箔11与第I载体金属箔10之间为48N / m。
[0108]使用上述准备的多层金属箔9，代替实施例1的图16 (12)?(14)所示的工序，如图17 (12)?(14)所示，在分离并剥离后的层叠体22的第2载体金属箔11上形成第2图案镀层14，在形成有第2图案镀层的部分以外的载体金属箔上形成抗蚀剂34并进行蚀刻，通过蚀刻除去形成有第2图案镀层14的部分和形成有抗蚀剂的部分以外的第2载体金属箔11，使第I图案镀层13从绝缘层3的表面露出而形成埋入电路2，并且在第I图案镀层
13上或绝缘层3上形成立体电路27。而且，使第I图案镀层13从绝缘层3露出而形成的埋入电路2作为倒装芯片连接端子，在层叠体表面的第I图案镀层上形成的立体电路27作为柱，在层叠体表面的绝缘层上形成的立体电路27作为虚设端子。除了该工序以外，与实施例I同样地操作而制作封装基板。
[0109](实施例5)
[0110]均使用具有Ni (镍)30g / L、Mo (钥)3.0g / L、柠檬酸30g / L的组成的镀敷浴来改变形成金属氧化物层时的电流，从而调整形成剥离层的金属氧化物量，使基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离强度变化。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为43N / m，第2载体金属箔11与第I载体金属箔10之间为28N / m。此外与实施例4同样地操作而制作封装基板。
[0111](实施例6)
[0112]均使用具有Ni (镍)30g / L、Mo (钥)3.0g / L、柠檬酸30g / L的组成的镀敷浴来改变形成金属氧化物层时的电流，从而调整形成剥离层的金属氧化物量，使基体金属箔12与第2载体金属箔11之间、以及第2载体金属箔11与第I载体金属箔10之间的剥离强度变化。此时的剥离强度，基体金属箔12与第2载体金属箔11之间为22N / m，第2载体金属箔11与第I载体金属箔10之间为4N / m。此外与实施例4同样地操作而制作封装基板。
[0113]表I中，对于实施例1?6,不出被埋入绝缘层3而形成的外层电路2的完成状态、第I载体金属箔10与第2载体金属箔11之间的剥离强度、第2载体金属箔11与基体金属箔12之间的剥离强度、处理时有无载体金属箔的剥落。实施例1?6的任一个均能够形成线宽/线距微细至ΙΟμπι / ΙΟμπι的外层电路2 (表I的“〇”表示无底切。)。另外，观察剖面的结果为均未产生底切。进而，根据剖面的观察结果，由于第2载体金属箔11使用了3μπι的极薄铜，因此使用一点点蚀刻量即被均匀除去，外层电路2的表面的凹凸平坦。另夕卜，实施例1?6的任一个中，通过制造工序中的处理，第I载体金属箔10与第2载体金属箔11之间、第2载体金属箔11与基体金属箔12之间并未剥离(表I的“〇”表不无剥落。)。另外，在第I载体金属箔10与第2载体金属箔11之间发生剥离时，第2载体金属箔11与基体金属箔12之间并未剥离。
[0114][表I]
[0115]
【权利要求】
1.一种半导体元件搭载用封装基板的制造方法，具有如下工序: 准备依次层叠有第I载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序； 在所述多层金属箔的第I载体金属箔与第2载体金属箔之间，物理剥离第I载体金属箔的工序； 在所述芯基板的第2载体金属箔上形成第I图案镀层的工序； 在包含所述第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序； 在所述多层金属箔的第2载体金属箔与基体金属箔之间，将所述层叠体与第2载体金属箔一起从芯基板物理剥离而进行分离的工序；以及 在所述剥离后的层叠体的第2载体金属箔上形成抗蚀剂并进行蚀刻，从而使第I图案镀层从所述层叠体表面的绝缘层露出而形成埋入电路的工序、或在所述层叠体表面的第I图案镀层上形成立体电路的工序、或在所述层叠体表面的绝缘层上形成立体电路的工序、或在所述层叠体表面的第I图案镀层上形成凹陷形状的工序。
2.—种半导体元件搭载用封装基板的制造方法，具有如下工序: 准备依次层叠有第I载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序； 在所述多层金属箔的第I载体金属箔与第2载体金属箔之间，物理剥离第I载体金属箔的工序； 在所述芯基板的第2载体金属箔上形成第I图案镀层的工序； 在包含所述第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序； 在所述多层金属箔的第2载体金属箔与基体金属箔之间，将所述层叠体与载体金属箔一起从芯基板物理剥离而进行分离的工序； 在所述剥离后的层叠体的第2载体金属箔上形成第2图案镀层的工序；以及在形成有所述第2图案镀层的部分以外的第2载体金属箔上形成抗蚀剂并进行蚀刻，通过蚀刻除去形成有所述第2图案镀层的部分和形成有抗蚀剂的部分以外的第2载体金属箔，从而使第I图案镀层从所述层叠体表面的绝缘层露出而形成埋入电路的工序、或在所述层叠体表面的第I图案镀层上形成立体电路的工序、或在所述层叠体表面的绝缘层上形成立体电路的工序、或在所述层叠体表面的第I图案镀层上形成凹陷形状的工序。
3.根据权利要求1或2所述的半导体元件搭载用封装基板的制造方法，在包含第I图案镀层的第2载体金属箔上形成绝缘层、导体电路和层间连接而形成层叠体的工序与在多层金属箔的第2载体金属箔和基体金属箔之间将所述层叠体与第2载体金属箔一起从芯基板物理剥离而进行分离的工序之间，具有形成所期望的层数的绝缘层和导体电路的工序。
4.根据权利要求1至3中任一项所述的半导体元件搭载用封装基板的制造方法，在使第I图案镀层从层叠体表面的绝缘层露出而形成埋入电路的工序中形成倒装芯片连接端子，在层叠体表面的第I图案镀层上形成立体电路的工序中，在柱或倒装芯片连接端子的长轴方向的一部分形成凸形状，在层叠体表面的绝缘层上形成立体电路的工序中形成虚设端子。
5.一种半导体元件搭载用封装基板，其为通过权利要求1至4中任一项所述的半导体元件搭载用封装基板的制造方法制造的半导体元件搭载用封装基板， 该半导体元件搭载用封装基板具有绝缘层、以上表面在该绝缘层的表面露出的方式设置的埋入电路、以及在所述绝缘层上和埋入电路上设置的阻焊剂，在该阻焊剂的开口内配置的埋入电路形成倒装芯片连接端子，该倒装芯片连接端子被厚度3 μ m以上的预备焊料被覆。
6.根据权利要求5所述的半导体元件搭载用封装基板，在形成倒装芯片连接端子的埋入电路的底面连接有导通孔。
7.根据权利要求5或6所述的半导体元件搭载用封装基板，在倒装芯片连接端子的长轴方向的一部分形成有凸形状。
8.根据权利要求5至7中任一项所述的半导体元件搭载用封装基板，在倒装芯片连接端子的长轴方向的一部分形成有凹陷形状。
9.根据权利要求5至8中任一项所述的半导体元件搭载用封装基板，倒装芯片连接端子的前端被配置在阻焊剂的开口内。
10.根据权利要求5至9中任一项所述的半导体元件搭载用封装基板，设置有具有在倒装芯片连接端子的长轴方向的两侧或一侧延长的部分的埋入电路。
11.根据权利要求5至10中任一项所述的半导体元件搭载用封装基板，倒装芯片连接端子的一部分在短轴方向扩张。
12.—种半导体封装，在权利要求5至11中任一项所述的半导体元件搭载用封装基板的倒装芯片连接端子上通过倒装芯片连接而搭载有半导体元件的凸块。
【文档编号】H01L23/12GK103443916SQ201280012341
【公开日】2013年12月11日 申请日期:2012年3月9日 优先权日:2011年3月9日
【发明者】田村匡史, 川崎沙织, 若林昭彦, 铃木邦司, 坪松良明 申请人:日立化成株式会社