系绘制的。
[0030]以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
[0031]对于相关领域普通技术人员已知的技术、方法和器件可能不作详细讨论，但在适当情况下，所述技术、方法和器件应当被视为授权说明书的一部分。
[0032]在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0033]应注意到:相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0034]图1是根据本发明一个实施例的具有渐变沟道掺杂轮廓的FinFETlOO的侧视图。
[0035]FinFETlOO包括:衬底110 ;在衬底上形成的半导体主体120，半导体主体120具有顶面121和一对侧向相对的侧壁122 ;以及形成在半导体主体120的顶面121和侧壁122上的栅极电介质130以及栅极电极132。
[0036]衬底110例如可以是体硅衬底，其中形成有例如是浅沟槽隔离(STI)区的一对彼此隔开的隔离区112。一对隔离区112限定它们之间的衬底的有源区114。半导体主体120例如可以形成在有源区114上。对于η型器件，有源区114 一般被掺杂到I X 116至I X 1019atom/cm3之间的p型导电性级别，而对于p型器件，有源区114 一般被掺杂到I X 116至lX1019atom/cm3之间的η型导电性级另I」。可替代地，有源区114可以是未掺杂的。虽然在本实施例中采用体硅衬底，然而，FinFETlOO也可以形成在传统的绝缘体上硅(SOI)衬底上。
[0037]半导体主体120具有顶面121和一对侧向相对的侧壁122。一对侧向相对的侧壁122大体上垂直于衬底，而顶面121可以是平坦顶面或者可以是至少一部分具有特定曲率的弯曲顶面。在本实施例中，顶面121沿图1中Α-Α’线的截面呈圆弧形，比如半圆形、椭圆形等。优选地，顶面121沿图1中Α-Α’线的截面具有半圆形。可替代地，顶面121可以是中部平坦而两侧部分呈圆弧形的面。顶面121的最高点到衬底110的有源区114的表面的距离定义半导体主体120的高度(Hfin)。一对侧向相对的侧壁122之间的平均距离定义半导体主体120的宽度(Wfin)。通常，半导体主体120的高度Hfin在20nm±5nm的范围内，半导体主体120的宽度Wfin同样在20nm±5nm的范围内。
[0038]半导体主体120包括在其一个端部内的源极区124，在其另一个端部内的漏极区126，以及与源极区124和漏极区126邻接的、被栅极电极132包围的沟道区128(参见图2A和2B)。应理解，源极区124和漏极区126的位置可调换。半导体主体120可以是硅(Si)、锗(Ge)、锗化硅(SixGey)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟镓(InGaAs)或者其它III/V族或II/VI族化合物半导体。源极区124、漏极区126和沟道区128被掺杂为具有相同的导电类型。对于η型器件，源极区124、漏极区126和沟道区128均被掺杂为η型，而对于P型器件，源极区124、漏极区126和沟道区128均被掺杂为P型。这样，无结FinFETlOO被形成。
[0039]栅极电介质130例如可以紧邻地形成在半导体主体120的顶面121和侧壁122上，而栅极电极132例如可以紧邻地形成在栅极电介质130上及其附近，如图1所示。本实施例示出三栅极FinFETlOO的情形，然而应理解，本发明也可以应用于双栅、Ω栅、Ji栅、甚至是圆柱形全包围栅FinFET器件。可以使用常规的材料来形成栅极电介质130和栅极电极132。可以使用诸如硅氧化物、硅氮化物、硅氧氮化物或其堆叠之类的传统电介质材料来形成栅极电介质130，或者可以使用诸如铪氧化物、锆氧化物、镧氧化物、铝氧化物、钛氧化物、锶钛化物、镧铝化物、钇氧化物、其混合物、或其硅酸盐之类的高k电介质材料来形成栅极电介质130，或者可以使用这些电介质材料的组合来形成栅极电介质130。栅极电极132可以是半导体(例如多晶硅)栅极层和/或金属栅极层。例如，栅极电介质130可以是传统电介质材料，而栅极电极132可以是半导体栅极层。可替代地，栅极电介质130可以是高k电介质材料，而栅极电极132可以是导电耐高温金属氮化物(例如钽氮化物、钛氮化物、钨氮化物、钛招氮化物、三氮杂环壬烧(triazacyclononane)、或其混合物)的金属栅极层。可替代地，栅极电极132包括金属栅极层和半导体栅极层的堆叠。栅极电极132具有一对侧向相对的侧壁133，一对侧向相对的侧壁133在大体上垂直于半导体主体120的侧向相对的侧壁122的方向上延伸。一对侧向相对的侧壁133之间的平均距离定义栅极长度(Lg)。栅极长度Lg通常在2?50nm之间，优选地在1nm以下。通常，栅极电介质130的厚度(近似均勻)介于Inm?3nm之间。
[0040]应注意，为了清楚展示结构起见，在图1中未示出紧邻栅极电极132的两个侧壁133以及栅极电介质130的两个对应侧壁形成的间隔区(spacer)。图2B中展示出此间隔区 135。
[0041]图2A和图2B分别示出沿图1中的A-A’线和B-B’线取得的FinFETlOO的截面图。图2A和图2B中示出FinFETlOO是η型器件的情形。应理解，P型FinFET的情形与此类似。
[0042]从图2Α和图2Β中可见，在沟道区128内，杂质的掺杂浓度具有渐变的掺杂轮廓，其中，沟道区128的掺杂浓度在靠近由顶面121和侧壁122组成的表面(在下文中称作表面)的区域中较高，在远离所述表面的区域中较低，且其掺杂浓度逐渐减小。在本实施例中，在靠近表面的区域中的掺杂浓度大约为(I?5) X1019atom/cm3，而在远离表面的区域(如图2A所示的沟道区128内的介于两个侧壁122之间的中心区域，且如图2B所示的沟道区128内的下部区域)中的掺杂浓度大约为(I?5) X 1016atom/cm3。优选地，在沟道区128内的靠近表面的区域中的掺杂浓度大于等于2X 1019atom/cm3。
[0043]更具体而言，沟道区128内的一位置处的掺杂浓度相对于该位置到表面的最小距离的分布基本上符合余误差函数分布或者高斯分布。这里，沟道区128内的某一位置到表面的最小距离指，沟道区128内该位置到组成表面的顶面121和两个侧壁122的垂直距离中的最小者。如在下文中将更详细描述的，在通过形成掺杂材料层后进行扩散实现沟道区128内杂质的梯度掺杂轮廓(即恒定表面源扩散)的情况下，上述分布大体符合余误差函数分布；而在通过斜角度离子注入实现沟道区128内杂质的梯度掺杂轮廓(即有限表面源扩散)的情况下，上述分布大体符合高斯分布。图3A示出余误差函数分布的情形。图3B示出高斯分布的情形。在图3A和图3B中，横轴表示沟道区128内的某一位置距表面的最小距离，纵轴表示沟道区128内的掺杂浓度。应注意，图3A和图3B仅仅是示意性的而非意欲从任何方面限制本发明的范围。还应注意，所示出的曲线是理想情况下取得的沟道掺杂浓度分布曲线，而在实际的FinFET器件中，取决于具体的制造工艺，沟道内的掺杂浓度分布将大致符合所图示出的曲线分布。
[0044]从图2B中可见，沟道区128与源极区124和漏极区126具有相同的掺杂类型，即η型。并且，源极区124和漏极区126具有均匀的掺杂浓度。源极区124的掺杂浓度和漏极区126的掺杂浓度可以大于等于沟道区128内的最大掺杂浓度。例如，源极区124的掺杂浓度和漏极区126的掺杂浓度大于等于5 X 1019atom/cm3且小于等于IX 1021atom/cm3。取决于实际需求，源极区124的掺杂浓度和漏极区126的掺杂浓度可以相等或不相等。
[0045]图4示出对如图1所示FinFETlOO的开