关特性的仿真结果图，在此FinFETlOO是η型FinFET。仿真条件为:半导体主体120的高度Hfin为约20nm ;半导体主体120的宽度Wfin为约20nm ;栅极电介质130的厚度为约2nm ;栅极长度Lg为约10nm。在均勻沟道掺杂轮廓的情况下，沟道区128内的掺杂浓度均匀地为大约5X1019atom/cm3。与之形成对比的，在渐变沟道掺杂轮廓的情况下，沟道区128内的掺杂浓度在靠近表面的区域中为大约5X1019atom/cm3，而在远离表面的区域中为大约lX1016atom/cm3，且沟道区128内的掺杂浓度分布基本上符合高斯分布。图4的仿真结果图的横轴表示栅极电压，而纵轴表示漏极电流。
[0046]图4中上部的曲线对应于均匀沟道掺杂轮廓的情况，而下部曲线对应于渐变沟道掺杂轮廓的情况。对比可见，通过采用近似符合高斯分布的渐变沟道掺杂轮廓，FinFETlOO展示出改善的导通到关断漏极电流比率，该导通到关断漏极电流比率大约是15的数量级。也就是，FinFETlOO展示出改善的开关特性。这是因为，半导体主体120的远离表面的区域中的掺杂浓度的减小减弱了该区域处的导电性，从而能够在器件关断时抑制流过该区域的泄露电流。
[0047]此外，根据本实施例的FinFETlOO的源极区124、漏极区126以及沟道区128被掺杂为同一种导电类型(图2A和图2B中示出为η型)，从而形成无结FinFETlOO。由于不存在PN结，所以解决了目前半导体产业中所面临的为了微小型化而必须实现极端高的掺杂浓度梯度的问题。
[0048]此外，在FinFETlOO形成在体硅衬底上的情况下，与形成在传统SOI衬底上的器件相比，根据本实施例的FinFETlOO的生产成本能够降低。
[0049]此外，在FinFETlOO的源极区124的掺杂浓度和漏极区126的掺杂浓度大于等于沟道区128内的最大掺杂浓度的情况下，有助于降低源极区124和漏极区126的接触电阻，因此，FinFETlOO的性能进一步改善。
[0050]此外，FinFETlOO的沟道区128的顶面例如可以呈圆弧形。优选地，其沿图1中A-A’线的截面呈半圆形。这样的形状有助于沟道区128内的在靠近表面的区域中的杂质均匀掺杂，并且有助于沟道区128内的在靠近表面的区域中的电场均匀施加。因此，FinFETlOO的性能进一步改善。
[0051]图5是示出根据本发明一个实施例的用于形成η型FinFETlOO的方法500的流程图。应理解，用于形成P型FinFETlOO的方法与此类似。图6Α至图6Ε示出在执行方法500时形成的结构的截面图。
[0052]方法500首先对体硅衬底610进行蚀刻以形成鳍结构620(步骤S510)，鳍结构620具有平坦的顶面621和一对侧向相对的侧壁622。一对侧向相对的侧壁622大体上垂直于体硅衬底610。所形成的鳍结构620例如具有20nm±5nm的高度以及20nm±5nm的宽度。可以使用常规工艺对体硅衬底进行蚀刻。这些常规工艺包括但不限于利用NH4OH的湿法蚀刻工艺或利用HBrCl的干法蚀刻工艺。
[0053]此外，进一步执行STI沟槽蚀刻以形成沟槽开口 611。将沟槽开口 611蚀刻到足以将相邻的晶体管彼此隔离的深度。在本实施例中，沟槽开口 611的蚀刻深度是20nm±10nm。可以使用常规工艺执行此STI沟槽蚀刻。此外，在形成η型器件的情况下，由沟槽开口 611所限定的衬底的有源区614被掺杂为P型(如图6Α所示)，并且掺杂浓度例如可以在I X 116至I X 1019atom/cm3之间的范围内。可以使用常规工艺执行此掺杂。
[0054]图6A示出已经形成鳍结构620以及沟槽开口 611并且有源区614已经被掺杂后的结构的截面图。
[0055]接下来,可选地对鳍结构620的顶部进行磨圆(round)以形成大体呈圆弧形的顶面623 (步骤S515)。优选地，执行磨圆工艺以使得鳍结构620的顶面623沿图1中A-A’线的截面呈半圆形。通过重复若干周期的氧化和稀氢氟酸(DHF)湿法蚀刻，然后在800?1200°C的温度下执行氢气中退火5?30分钟，来进行顶部的磨圆。图6B示出执行磨圆工艺后的结构的截面图。
[0056]接下来，在沟槽开口 611内以及鳍结构620周围沉积STI材料612，STI材料612例如可以被沉积到比鳍结构620更高的高度(未示出)。STI材料612是绝缘材料，比如电介质材料。更具体而言，STI材料612可以是二氧化硅或者含氟氧化硅(S1F)。可替代地，可以使用其它合适的常规STI材料612。可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、以及原子层沉积(ALD)之类的常规沉积工艺对STI材料620进行沉积。然后，可对STI材料620进行磨平。可以使用常规工艺执行此磨平。然后，可执行STI回蚀(etch back)以暴露出鳍结构620的顶面623和侧壁622，并且，可执行STI回蚀以使得STI材料612的顶面基本上与有源区614的顶面共平面，如图6C所示。所暴露出的鳍结构620将最终成为FinFETlOO中的半导体主体。可以使用常规的工艺来执行此STI回蚀，包括但不限于使用氢氟酸(HF)的湿法蚀刻工艺或使用CHF3XH3F或CF4的干法蚀刻工艺。然而也可以使用其它常规工艺。
[0057]接下来，将杂质掺杂到鳍结构620中，以使得鳍结构620内的掺杂浓度从靠近由顶面623和侧壁622组成的表面的区域到远离所述表面的区域逐渐减小(步骤S520)。
[0058]在本实施例中，为了实现步骤S520中的掺杂，首先，紧邻地在鳍结构620上共形地形成掺杂材料层629，并且掺杂材料层629还紧邻地形成在体硅衬底610的STI区612上，如图6C所示。图6C示出形成掺杂材料层629之后的结构的截面图。可以通过诸如CVD、PVD以及ALD之类的常规沉积工艺将掺杂材料沉积到鳍结构620以及STI区612上。然而也可以使用其它常规工艺来形成掺杂材料层629。在本实施例中，在要形成η型器件的情况下，掺杂材料层629例如可以是磷娃玻璃(PSG)层,其中磷含量大约为4%?8% (以原子重量计)。可替代地，在要形成P型器件的情况下，掺杂材料层629例如可以是硼硅玻璃(BSG)层，其中硼含量大约为4%?8%(以原子重量计)。或者，掺杂材料层629可以是掺杂磷的多晶硅或者掺杂硼的多晶硅，掺杂浓度可在IXlO18至2X1021atom/cm3之间的范围内。可替代地，掺杂材料层629可以是掺杂其他五价杂质(比如砷或锑)或其他三价杂质(比如铝、镓或铟)的S12或多晶硅。应注意，这里给出的形成掺杂材料层629的材料仅仅是示例性的，能够想到其它合适的替代材料。
[0059]在形成掺杂材料层629之后，使杂质从掺杂材料层629中经高温扩散到鳍结构620中。例如，可以执行700-1200°C、30分钟?600分钟的高温扩散退火。应理解，温度和时间参数不限于此，而是可依赖于FinFET的各部件尺寸及材料以及实际的性能/成本需求等变化。
[0060]在鳍结构620内形成渐变掺杂轮廓后，执行蚀刻以去除掺杂材料层629。这样形成的鳍结构620内某一位置处的掺杂浓度相对于该位置距表面的最小距离的分布基本上符合余误差函数分布(如图3A所示)。
[0061]可替代地，为了实现步骤S520中的掺杂，也可以使用斜角度离子注入的方法(未图示)。此斜角度离子注入的方法包括:以一定的倾斜角度对鳍结构620 (即半导体主体)进行离子注入，然后执行高温扩散退火。这里倾斜角度指的是进行注入的方向与重力方向所呈的角度。举例而言，在N型掺杂的情况下，可以注入As+离子，能量为500-5kev，离子剂量为(I?5)X 10151n/cm2,倾斜角度为5_30度,并且在晶圆(wafer)旋转的同时进行离子注入；然后，再执行700?1200°C、30?600分钟的高温扩散退火。在P型掺杂的情况下，可以注入BF2+离子，能量为500-2kev，